一种基于FPGA的CNN硬件加速器实现AET-电子技术应用-最丰富的电子设计资源平台

一种基于FPGA的CNN硬件加速器实现
所属分类：技术论文
上传者：wwei
文档大小：4132 K
标签：FPGA 行数据加载模块划分
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文档介绍：提出了一种基于FPGA的通用CNN硬件加速器设计方案。针对计算量最大的卷积层，采用了输入通道并行、核内并行、输出通道并行三种加速方式，根据FPGA的片上资源，合理地设置相应并行度。在数据加载方面，采用相邻数据位宽合并传输，有效提高了加速器的实际传输带宽。基于行的数据流加载思想，设计了输入缓存模块。该缓存模块只需缓存两行数据即可开始卷积运算，有效地提前卷积运算的开始时间。在数据输入、数据运算、数据输出模块之间，利用流水线循环优化方式，极大地提高了硬件的计算性能。最后将该加速器应用于VGG16和Darknet-19网络，实验表明，计算性能分别达到34.30 GOPS和33.68 GOPS，DSP计算效率分别高达79.45%和78.01%。
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