基于CPU-FPGA异构系统的排序算法加速AET-电子技术应用-最丰富的电子设计资源平台

基于CPU-FPGA异构系统的排序算法加速
所属分类：技术论文
上传者：aetmagazine
文档大小：757 K
标签： FPGA 排序算法异构系统
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文档介绍：传统的排序方法主要以软件串行的方式实现，包括冒泡排序、选择排序等。这些算法往往采用顺序比较，运算的时间复杂度较高。近年来已经提出了一些并行度较高的排序算法，但是由于CPU的硬件特点，不能很好地利用这些算法的并行性。而FPGA具有良好的灵活性、并行性和集成性等特点，因此在FPGA上可以更好地发挥这些并行算法的优势，从而大大提高数据排序的实时性。基于此设计了一个CPU-FPGA异构系统，将一些排序算法移植到FPGA上，并进行功能验证和理论性能评估。结果显示，该系统对于并行性高的排序算法具有良好的加速效果，但逻辑资源消耗巨大，适用于实时性要求高的算法加速场景。
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