卷积编码及Viterbi译码的低时延FPGA设计实现AET-电子技术应用-最丰富的电子设计资源平台

卷积编码及Viterbi译码的低时延FPGA设计实现
所属分类：技术论文
上传者：aetmagazine
文档大小：564 K
标签：毫米波通信卷积码 Viterbi译码
所需积分：0分积分不够怎么办？
文档介绍：针对毫米波通信的高速率和低时延设计要求，设计实现1/2码率(2，1，7)卷积码的低时延译码。采用高度并行优化实现框架、低延时的最小值选择方式，获得Viterbi硬判决译码算法的输出。利用基于Xilinx公司的Artix7-xc7a200t芯片综合后，译码器的数据输出延时约89个时钟周期，最高工作频率可达203.92 MHz。结果表明，该译码器可支持吉比特级的数据传输速率，实现了低延时、高速率的编译码器。
现在下载
VIP会员，AET专家下载不扣分；重复下载不扣分，本人上传资源不扣分。

活动