| 一种26~28 Gb/s高能效低抖动Bang-bang CDR设计 | |
| 所属分类：技术论文 | |
| 上传者：muyx | |
| 文档大小：5867 K | |
| 标签：Bangbang时钟数据恢复电路协同调谐高能效 | |
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| 文档介绍：设计实现了一款26~28 Gb/s的高能效低抖动Bang-bang CDR电路，采用改进的全速率非线性鉴相器结构，提高了鉴相器电路的输入灵敏度，改善高数据速率下磁滞效应的影响，从而提升环路整体的抖动性能；通过压控振荡器和压控振荡器缓冲电路协同调谐的方式减小为驱动大的鉴相器负载的时钟缓冲电路的功耗。采用TSMC 40 nm CMOS工艺，输入231-1 300 mVPP的伪随机二进制序列(PRBS)数据，在28 Gb/s下该时钟数据恢复电路恢复出的时钟抖动为1.66 ps (pp)，数据抖动为1.81 ps (pp)；在注入4 MHz正弦抖动的情况下，抖动容限小于0.75 UIpp。在1 V电源电压下，功耗小于38.5 mW。 | |
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