全相参多普勒雷达能在复杂的干扰背景中自主地对目标进行搜索和跟踪，其要求具有高距离分辨、低截获概率以及射频实现结构简单的特点，而高线性度和低相噪的线性调频连续波(LFMCW)信号非常符合全相参多普勒雷达体积及精度等方面的要求[1]。传统的产生LFMCW信号的方法是采用压控振荡器（VCO），但在整个宽频段内VCO产生高线性度的LFMCW信号相当困难。直接数字频率合成器（DDS）由于采用数字电路结构，所以其产生LFMCW信号线性度大大优于VCO[2]。虽然DDS输出信号中带有杂散信号，但其大的杂散信号具有可预见性[3]。只要合理选择输出频点就可以满足系统设计要求。但目前DDS输出频率还做不到宽带，所以必须通过倍频或者上变频到高频段。采用倍频器会使频谱纯度降低，采用锁相环PLL（phase-locked loop）倍频，虽可以抑制远端杂散，但对近端杂散和相噪并未改善。若上变频的本振信号频谱大大优于射频信号频谱纯度，则上变频器的中频输出信号频谱纯度主要取决于射频信号的频谱纯度，所以设计低杂散低相噪变频器本振信号成为了关键。
本文充分利用DDS与PLL的优点，提出了一种利用FPGA控制DDS产生LFMCW信号，由倍频器、滤波器、混频器和PLL分别产生第一、第二本振信号的二次变频方案，并采用该方案完成了一种新的S波段全相参雷达捷变频收发中频部件设计工作。
1 系统设计与实现
通过分析宽带锁相频率合成器的性能指标和系统功能要求可知，工作频段、带宽及相噪杂散指标是确定方案框架的关键，所以由此入手选择方案。根据上述要求，设计的总体系统方案框图如图1。

系统中由单一晶振提供时钟信号，其他模块包括信号处理机的输入时钟信号均由同源信号经直接倍频或者锁相得到，所以整个系统是相参的。首先，由双工器提取出梳状谱发生器产生的f1和f2点频信号，f1经倍频滤波给毫米波部件上行本振信号，f2为接收机和发射上行信号提供第一本振信号。在产生上行信号中，由DDS产生50 MHz定频或者中心频率为50 MHz、带宽为△ MHz低频率的脉冲调制线性调频连续波，经与f2第一次混频滤波，再与PLL提供第二次本振信号上变频到发射上行信号。在接收机中，中频本振信号由PLL与f2上变频提供。其中PLL的跳频步进为20 MHz。
该方案混频第一本振和第二本振均采用了点频本振参与上变频。第一本振直接用倍频链倍频可以得到，而第二本振通过PLL调频得到26个频点。所以，本方案实现的关键技术是变频方案设计、PLL捷变频的低相噪低杂散输出信号和DDS输出信号。
1.1 变频方案设计
工程上认为：若参与变频的本振相位噪声优于射频信号相位噪声7个dB以上，则不会使变频输出信号的相位噪声恶化。参与倍频的本振信号出自倍频器和PLL，晶振相噪可以达到-150 dBc/Hz@1 kHz，则f2信号相噪理论上可以优于-130 dBc/Hz@1 kHz。变频方案主要考虑杂散的抑制，杂散设计很重要的一个方面就是新增杂散。对于本系统来讲主要是变频交调杂散的交调很容易造成阻塞现象，故在各级抑制好混频杂散尤为重要。适当地选择变频频率关系、设计好相应的变频滤波器可以达到本系统杂散指标要求。
频综的变频采用了低边本振，这样混频后的组合频率落到输出频带内的频点很少。由于本系统为频带达到500 MHz的宽带系统，故利用双工器取出梳状谱中大于500 MHz的ｆ1和ｆ2信号，但也不可避免有些谐波落入通带内。并且混频器1和3中有一些交调杂散落入通带内，但只有四阶以上的杂散落入通带内。考虑到不同信号的杂散较难出现叠加（位置的重合），故各点信号的杂散通过信道后不会发生恶化。因此，理论上只需做到各个信号-50 dBc的杂散即可；实际设计时可考虑留3 dB～5 dB的裕量。这个指标在实际工程上是可以达到的。对于带外交调杂散只要滤波器带外抑制足够就可以将其降到系统要求的指标。
根据对系统方案中3个混频器交调分析可以得出需要设计的带通滤波器带外抑制指标均要优于60 dBc，工程上S波段带通滤波器要做到带外抑制达到60 dBc很困难，但可以采用2个相同指标的带通滤波器级联，为保证信号输出功率，可以在中间加个放大器。
1.2 S波段捷变频本振源设计
本系统要求在500 MHz带宽内以20 MHz为频率间隔，作转换时间≤3 μs的捷变频，这个技术指标较高，因此成为课题的又一关键技术难点。考虑到本课题小体积与26个频点的要求，无法采用直接方式（DS）的频率合成方案，只能采用间接方式(PLL)的频率合成方式。
PLL由恒温控制晶体振荡器(OCXO)作参考源，这个源输入PLL进行预分频,可以得到20 MHz的参考信号到鉴相器。这样可以保证足够大的环路带宽来满足捷变频的要求。环路分频比N的大小和变化相对都很小，所以不会因为VCO的压控增益非线性的问题，导致PLL的环路带宽在整个频段范围内的急剧变化，而使部分频点失锁[4]。可以保证PLL输出信号的近端相噪理论上优于-105 dBc/Hz@1 kHz。
为保证PLL在各个频点能够锁定，取环路带宽K为5 MHz，阻尼系数为ξ为0.6，这样可以得到自然谐振频率ωn为4 MHz，理论上分析锁定时间[5]可以达到1.5 μs，而工程实测达到2.1 μs。
在实际调试过程中发现，原来采用的二阶环路PLL输出在左右偏离中心频率20 MHz，有比较大的鉴相纹波，原因是环路滤波器在20 MHz的衰减不够，通过在环路中级联一个截止频率为6 MHz的无源低通滤波器，可以有效地将鉴相纹波压制在系统要求下。
1.3 控制电路及软件设计
在本系统中，控制电路主要产生时序控制脉冲、方波相参时钟、PLL和DDS控制信号。
DDS要产生脉冲调制的LFMCW，也就是在脉冲电平为1时，DDS输出LFMCW信号，在脉冲电平为0时，要求DDS没有输出信号。结合系统指标和系统体积的要求,采用的DDS芯片是AD公司的AD9958。根据AD9958技术手册，AD9958信号快速关断主要有3种方式：(1)利用外部开关关断；(2)在需要关断时给DDS送为零的频率控制字；(3)通过AD9958的PWR_DWN_CTL(4脚)和功能寄存器1设置DDS在不需要输出信号时处于休眠状态。
由于开关关断的隔离度一般只有几十dB，在系统处于接收时可能会有窜扰干扰接收本振，影响本振接收频谱纯度，而且开关电路需要占用一定的体积，并且信号相参性也难以控制，所以考虑到本系统尺寸要求利用外部开关关断DDS信号不太适合。而第二和第三种关断方法均需要在关断前和关断后送一个DDS寄存器控制字，这样至少分别需要送80 bit和64 bit的控制字到DDS。AD9958的参数设置为串行方式，其串行时钟最大为200 MHz，所以要做到100 ns的脉冲调制信号也是不可能的。基于此，充分利用DDS复位功能，选用XILINX公司的XC3S200作为控制芯片。并且XC3S200内部支持软件PLL的IP核，可以产生任意频率的方波相参时钟。
利用DDS复位管脚关断DDS输出信号软件设计流程如图2所示。首先FPGA根据扫频模式计算出线性扫频上升频率增量RDW，由公式(1)可知，如果扫频带宽和扫频时间固定，RDW与线性扫频斜率RSRR存在一一对应关系。其中t为扫频时间步进，Δf为扫频频率步进。

根据AD9958的内部结构，其相位截断位为17位，为降低相位截断杂散，可以合理选择RSRR以使RDW尽量接近217，但通过扫频线性度η公式(2)可知Δf越大扫描线性度越差。所以在设置LSRR和RDW时，还必须综合考虑足扫描线性度的要求。

FPGA在配置DDS控制字时，必须把CFTW0最后送出，并且将其对应的I/O_UPDATE上升沿信号恰好在扫频触发上升沿送出，一旦CFTW0和对应I/O_UPDATE信号送出给DDS后，DDS才有输出信号。这样有利于扫频时间的控制。设置DDS为自动和同步于I/O_UPDATE信号清零相位累加器，保障DDS的输出信号与系统时钟的相参性。
PLL芯片采用Peregrine Semicoductor公司的整数分频PE3336芯片。考虑到捷变频问题，采用了PE3336直接接口送数模式。参考信号预分频比恒为常数，环路分频比的高位也是固定的，所以可以直接将对应管脚连接到高电平或者低电平以节约PCB版面积。这样FPGA只需要给PE3336送M2~M0、A3~A0的数据。FPGA根据信号处理机送来的调频控制码来产生不同的环路分频比，实际上是译码过程，译码器是纯组合逻辑电路，很容易产生竞争冒险问题，造成整个频综系统的不稳定。解决办法就是引入时序电路，通过对调频控制码锁存后再输出PLL控制码。这样还可以提高系统的抗干扰能力。
2 系统实测结果及分析
根据上述系统方案，设计出S波段全相参雷达收发中频部件系统，图3～图6分别为测试的数据图。经过工程实测，得出的测试结果有：接收本振信号相噪优于-94 dBc/Hz@10 kHz，近端杂散优于-80 dBc，远端杂散优于-57 dBc，接收机增益达到78.5 dB，总衰减范围为90 dB，和差通道隔离度大于60 dBc，噪声系数为11.3 dB，上行本振信号相噪优于-111 dBc/Hz@10 kHz，点频上行工作信号相噪优于-90 dBc/Hz@10 kHz，上行扫频工作信号远端杂散优于-55 dBc。收发隔离度为-90 dB，整个工作频段内信号功率平坦度达到±2 dB。系统跳频时间仅2.1 μs。

从测试数据可以看出，本系统设计相噪数据均比较理想，但由于频带比较宽，混频器的杂散交调和PLL的鉴相纹波比较大，通过宽带滤波器难以全部压制在-55 dBc以下，所以如可以扩充系统体积，则可以考虑使用开关进行分段滤波，使得杂散指标更加优化。
根据本文提出的二次变频方案设计的S波段雷达收发中频部件具有全相参性、低相噪、低杂散、捷变频、宽频带以及体积小等特点，其充分利用了DDS扫频时间快、频率分辨率高、输出相位可调和工作模式多等特点[6]，通过软件灵活控制DDS和开关，使得其杂散输出最小。考虑到杂散倍频的恶化，采用上变频的方式，通过PLL提供高质量的S波段捷变频本振，得到了宽频带的S波段具有高线性度、低杂散的LFMCW信号，其性能指标完全可以满足现代多普勒雷达的要求。该方案的变频方案和利用DDS与PLL的组合设计思想对于设计其他宽频带捷变频频率合成系统具有一定的参考价值。
参考文献
[1] STOVE A G.Linear FMCW radar techniques[J].IEEE PROCEEDING-F，1992，139(5).
[2] Figueras i Ventura Jordi，Russchenberg Herman.Improvement of the performance of FM-CW radar systems by using direct digital synthesizers:Comparison with voltage controlled oscillators.2nd Microwave and Radar Week in Poland-International Radar Symposium[A][C]，IRS 2006.
[3] 蔡竟业，袁文，王文钦，等.一种高分辨率低杂散频率合成器的研制[J].电子科技大学学报，2005，34(6)：1009-1012.
[4] 杨远望，蔡竟业，任威，等.X~Ku波段宽覆盖捷变频频率合成器研制[J].电子科技大学学报，2007，36(4)：709-712.
[5] BEST R E.Phase-Locked loops design，simulation，and applications[M].Mc Graw Hill Education，April，2007.
[6] 白居宪.直接频率合成[M].西安交通大学出版社，2007.