您在使用一个高速模数转换器 ( ADC) 时，总是期望性能能够达到产品说明书载明的信噪比 ( SNR) 值，这是很正常的事情。您在测试 ADC 的 SNR 时，您可能会连接一个低 抖动时钟器件到转换器的时钟输入引脚，并施加一个适度低噪的输入信号。如果您并未从您的转换器获得 SNR 产品说明书标称性能，则说明存在一些噪声误差源。如果您确信您拥有低噪声输入信号和一种较好的布局，则您的输入信号频率以及来自您时钟器件抖动的组合可能就是问题所在。您会发现“低抖动”时钟器件适合于大多数 ADC 应用。但是，如果 ADC 的输入频率信号和转换器的 SNR 较高，则您可能就需要改善您的时钟电路。

低抖动时钟器件充其量有宣称的 1 微微秒抖动规范，或者您也可以从一个 FPGA生成同样较差的时钟信号。这会使得高速 ADC 产生 SNR 误差问题包括 ADC 量化噪声、差分非线性 (DNL) 效应、有效转换器内部输入噪声和抖动。利用 方程式 1中的公式，您可以确定抖动是否有问题，公式给出了外部时钟和纯 ADC 抖动产生的 ADC SNR 误差。

方程式 1

在该方程式中，f _IN为转换器的输入信号频率。另外，t _JITTER-TOTAL为时钟信号和ADC时钟输入电路的 rms 抖动。请注意，f _IN并非时钟频率 (f _CLK)。外部时钟器件到 ADC 的 1 微微秒抖动适合于一些而不是所有高速 ADC 应用，如 图 1所示。

图 1 抖动产生的 SNR 为输入信号的函数

方程式 1让您能够计算出特定 ADC 的要求时钟抖动估计值。例如，一个 70 dB SNR 的 ADC，输入信号为 100 MHz，您可以计算得到 t _{JITTER_TOTAL}的值为 503 微微秒。如果输入 ADC 孔径抖动为 150 微微秒，则由 方程式 2可得到一个较高的外部时钟抖动要求估计值。

方程式 2

在方程式 2 中，t _JITTER-CLK为注入 ADC 时钟的抖动，而 t _JITTER-ADC为 ADC 的孔径抖动、时钟振幅和斜率。继续我们的估算，我们让 t _JITTER-ADC只与 ADC 的 150 微微秒内部抖动相等，并忽略时钟振幅和斜率的影响。利用 方程式 2，t _JITTER-CLK的高估值为 480 微微秒。

在本文中，我们只初步研究了改善高速 ADC 时钟信号背后存在的一些问题。我们需要更多地关注时钟振幅和斜率，因为它们影响系统抖动。另外，我们还需要知道如何实施低抖动时钟电路的硬件部分。

在本文介绍的第二种时钟设计之中，您需要认真关注几件事情。时钟抖动在 ADC 输入频率和实际时钟抖动方面影响 ADC 的 SNR 性能。另外，不要总是相信时钟器件厂商！在您转向产品以前，请使用 ADC 厂商提供的评估板来测试您的时钟源。您会对最终结果更为欣喜。

参考文献：