该全数字锁相环的三个输出信号的频率分别为64kHz、56kHz和16kHz，经过计算可确定锁相环的参数M、N和P。设H=8，因为Mf₀=14336kHz=4×4×2×7×64kHz，故M=4×4×2×7=224。因为2Nf₀=Mf0/H=4×4×2×7×64kHz/8=2×2×7×64kHz=2×2×8×56kHz，故N=14、P=16。
1.2 DPLL电路实现
1.2.1 数字鉴相器
数字鉴相器由异或门构成，并使用VHDL语言编程来实现。异或鉴相器比较输入信号IN64和输出信号OUT64之间的相位差，输出误差信号u_d作为可逆计数器Q的计数方向信号。环路锁定时，u_d为一个占空比为50%的方波，此时的绝对相位差为90°，因此异或鉴相器相位差极限为±90°。
1.2.2 数字环路滤波器^[2]
数字环路滤波器由变模可逆计数器Q构成。在u_d的控制下，当j=0时，Q对时钟Mf₀进行“加”计数；当j=1时，Q对时钟Mf₀进行“减”计数。可逆计数器的模数K可以通过K_a、K_b、K_c、K_d四个输入端进行预置，当K_a、K_b、K_c、K_d在0001～1110取值时，相应模数的变化范围是2³～2¹⁶。数字环路滤波器用VHDL语言编程实现，其程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity count_zj is
port(clk1,j,Kd,Kc,Kb,Ka,en:in std_logic;INC,DEC:out std_logic);
End count_zj;
architecture behave of count_zj is
signal cq,k,mo,k2,mo2,cq1:std_logic_vector(16 downto 0);
signal cao1,cao2,cao11,cao22,cao111,cao222:std_logic;
signal instruction,aa,q1,q2:std_logic_vector(3 downto 0);
begin
instruction<=Kd & Kc & Kb & Ka;
aa<=instruction+1;
with instruction select
mo<='00000000000000111' when '0001',
'00000000000001111' when '0010',
'00000000000011111' when '0011',
'00000000000111111' when '0100',
'00000000001111111' when '0101',
'00000000011111111' when '0110',
'00000000111111111' when '0111',
'00000001111111111' when '1000',
'00000011111111111' when '1001',
'00000111111111111' when '1010',
'00001111111111111' when '1011',
'00011111111111111' when '1100',
'00111111111111111' when '1101',
'01111111111111111' when '1110',
'11111111111111111' when '1111',
'00000000000000111' when others;
with aa select
mo2 < = '00000000000000111' when '0001',
'00000000000001111' when '0010',
'00000000000011111' when '0011',
'00000000000111111' when '0100',
'00000000001111111' when '0101',
'00000000011111111' when '0110',
'00000000111111111' when '0111',
'00000001111111111' when '1000',
'00000011111111111' when '1001',
'00000111111111111' when '1010',
'00001111111111111' when '1011',
'00011111111111111' when '1100',
'00111111111111111' when '1101',
'01111111111111111' when '1110',
'11111111111111111' when '1111',
'00000000000000111' when others;
process(clk1,j,mo,en)
begin
if (clk1'event and clk1='1') then
k<=mo;
k2<=mo+1;
if (en='0') then
cq<='00000000000000000';
cq1<=mo2;
else
if (j='0') then
if (cq=k) then
cao1<='1';
cao2<='0';
cq<=(others=>'0');
else
cao1<='0';
cao2<='0';
cq<=cq+'1';
cq1<=cq1+'1';
end if;
elsif (j='1') then
if (cq1=k2) then
cao1<='0';
cao2<='1';
cq1<=mo2;
else
cao1<='0';
cao2<='0';
cq<=cq-'1';
cq1<=cq1-'1';
end if;
end if;
end if;
end if;
end process;
process(clk1,cao1)
begin
cao111<=cao11 or cao1;
if(clk1'event and clk1='1') then
if (cao111='1')then
cao11<='1';
if (q1='1111') then
cao11<='0';
q1<='0000';
else
q1<=q1+'1';
end if;
end if;
end if;
end process;
process(clk1,cao2)
begin
cao222<=cao22 or cao2;
if(clk1'event and clk1='1') then
if (cao222='1')then
cao22<='1';
if (q2='1111') then
cao22<='0';
q2<='0000';
else
q2<=q2+'1';
end if;
end if;
end if;
end process;
INC<=cao111;
DEC<=cao222;
end behave;
1.2.3 数控振荡器^[3]
数控振荡器采用加/减脉冲控制器I/D和模N计数器实现，它的输出是一脉冲序列，周期受数字环路滤波器送来的进位或借位校正信号控制。图2是加/减脉冲控制器硬件电路图，该电路由四片7474芯片和一片JK触发器以及其它一些逻辑门构成。

1.3 DPLL工作性能分析^[4]
可逆计数器Q可看作一个模K分频器,其输出频率为:
f_Qout=(K_eΦ_eMf₀)/K (Hz) （1）
式中,Φ_e为相位差，K_e为其系数。
加/减脉冲控制器I/D的输出频率为:
f_I/Dout=Nf₀+(K_eΦ_eMf₀)/(2K) (Hz) （2）
经模N计数器分频后,锁相环路的输出信号OUT64的频率为:
f_OUT64=f₀+(K_eΦ_eMf₀)/(2KN) (Hz) （3）
由于锁定的极限范围为K_eΦ_e=±1,所以从公式（3）可以得到环路的捕捉带:
Δf_max=(f_OUT64)_max-f₀=Mf₀(2KN) (Hz) （4）
上式表明,M和N确定后，变化可逆计数器Q的模K可以改变环路的捕捉带。
环路处于锁定状态时,环路输出频率f_OUT64必定和输入信号的频率f_IN64相等,但同时存在一个稳态相位误差。由式（3）可得:
Φ_e(∞)=2KN(f_IN64-f₀)/(K_eMf₀) （5）
值得注意的是，即使环路在锁定状态下，如果K值取得太小，则可逆计数器因频繁的循环计数会产生进位或借位脉冲，从而导致了相位抖动，增加了同步误差。为了减少这种相位抖动，K值必须大于M/4。但K值取得太大会延长环路锁定时间和减小捕捉带，因此选择一个适当的K值相当重要。
2 全数字锁相环仿真验证与分析
2.1 锁定时间
变模可逆计数器的模数K对DPLL的锁定时间起着关键的作用。图3为K=2⁶时DPLL的输出仿真波形。环路达到锁定状态的仿真时间为371.3μs，而K=2⁸时环路达到锁定状态的仿真时间为1.54ms。由此可见，模K越大，环路进入锁定状态的时间越长。

2.2 捕捉带
根据公式（4）可以得到这样的结论：模数K越大，捕捉带就越小。在本设计中，模数K的变化范围是2⁶～2¹⁶，相应捕捉带的范围是32kHz～85.3kHz。
2.3 同步带
在本设计中，中心频率为64kHz。将输入信号频率偏移该中心频率，恰能使DPLL锁定的频率范围为同步带。经过测试，同步带范围是63.82kHz～64.1kHz。图4显示的是DPLL在同步带上边界时的锁定波形。

2.4 DPLL系统仿真结果
DPLL的系统仿真结果如图5所示。图中所显示的OUT16、OUT56、OUT64输出信号符合设计要求。