为了实现目前的功率管理目标，需要采取一种全面的功率管理方法，下至晶体管，上至全芯片技术，悉数包含在内。
功耗优化是IC设计者目前面临的最大挑战之一。虽然功率优化对于由电池供电的设计一直都很关键，但系统性能随着每一代开云棋牌官网在线客服新技术的出现而不断提高，并且人们日益强调“绿色”和“洁净”的技术应用，这一切已使功率优化甚至对于墙壁插座供电的设计也变得关键起来。有效的功率管理涉及到恰当技术的选择、优化的库和知识产权(IP)的使用，以及设计方法（图1）。它还意味着优化动态有功功率和静态泄漏功率。本文探讨了多种有效的功率管理方法。
图1，有效的功率管理需要选择恰当的技术、库和IP设计方案以及芯片设计方法。
功耗在电子设备中正变得更加重要。由于人们日益强调降低产品能耗，因此系统设计者在管理功率预算方面必须更加小心。结果，管理者们大幅降低芯片功率预算，并且保持成本与性能目标。遗憾的是，向更精细技术的转移正在使问题变复杂。首先，泄漏功率会随着几何结构的精细而明显增加，并且正在成为总功率的一个主要部分。另外，更精细的几何结构未提供前几代技术享有的电压调整功能。结果，由电压调整带来的省电效果不再突显。另外从设计角度看，新一代技术的芯片一般在特性和功能方面会显著增加。对所有这些因素的考虑使功率管理成为多数设计者面临的重大挑战。因此设计者需要一种聪明的方法来优化设计方案的功耗。
MOS晶体管的基本工作
为了解功率，让我们从经典的MOS晶体管漏极电流方程开始。虽然这些方程只对较老的技术准确，并且未考虑现代技术中的亚微米几何结构引入的各种影响，但它们使人们能了解晶体管的总体行为。
图2，某NMOS FET表明了施加在其端子的电压。
在数字电路中，当晶体管处于接通状态时，它位于饱和区，此时漏极至源极电流IDS服从以下方程（图2）：
(1)
其中TOX是栅极氧化物厚度，W是晶体管的沟道宽度，L是晶体管的沟道长度，VGS是晶体管的栅极与源极之间的电压，VTH是阈值电压，K取决于工艺技术。阈值电压服从以下方程：
(2)
其中VSB是源极与基底之间的反向偏压，VFB是平带电压（它取决于工艺技术），γ和ΘS也是取决于工艺技术的参数。
如果漏极至漏极电压等于电源电压，即栅极与源极之间的最大电压，那么你就能运用以下方程来计算接通电流：
(3)
然后可以把有功功率表示为：
(4)
泄漏功率
MOS晶体管中的主要泄漏部分是结泄漏、栅极泄漏、栅极感应漏极泄漏、亚阈值导电。当漏极和基底之间或是源极和基底之间的PN结在晶体管处于关断状态下变成负偏压时，会出现结泄漏，此时由于存在反向偏压二极管而出现泄漏电流。当栅极氧化物中存在高电场时，会导致电子隧穿栅极进入基底，并导致栅极泄漏。随着晶体管几何结构的缩小，栅极氧化物厚度也缩小， 使它更容易出现隧穿。但是，栅极氧化物专用的高K电介质新材料已经设法控制了这种泄漏并使其最小化。
当栅极至漏极重叠区中的高电场导致带至带隧穿，并导致栅极感应漏极泄漏电流时，就会出现栅极感应漏极泄漏。当晶体管处于关断状态时，会出现亚阈值导电；它并非真地处于关断状态，但由于微弱的反相而导电。亚阈值导电是导致泄漏电流的主要因素。你可把该电流表示为：
(5)
其中K1、γ、η、N取决于工艺，VT是热电压，K1是栅极氧化物厚度的函数。你可以把栅极至源极电压设为0V，并把漏极至源极电压设为等于电源电压VDD，由此获得晶体管中的关断电流或泄漏电流。在这些条件下，由于电源电压远大于热电压，因此你可以把下列项
(6)
近似为1，得出
(7)
现在可把泄漏功率写成
(8)
根据这个结果，你可以看到控制功率的主要参数是阈值电压、氧化物厚度、晶体管长度与宽度、电源电压、反向栅极偏压。由于有功功率随电源电压的平方而变化，因此降低电源电压对降低有功功率具有最大的影响。功率降低速度是电压降低速度的两倍，即电源电压降低20%会导致有功功率降低40%。其余参数只是以线性方式影响有功功率。晶体管长度、宽度或阈值电压的任何明显变化都对晶体管的性能具有不利影响。结果，设计者只能少量改变这些参数，因此它们在降低有功功率方面仅起着很小的作用。但是，它们对降低泄漏功率有显著影响，这是因为它们呈指数关系。从方程5可看到
(9)
如果ΔVGS = -NVT，则方程变为
(10)
意味着有效栅极至源极电压每降低NVT，亚阈值电流都会降低至2.71828分之一。N对于某种技术一般是1～2.5，并且阈值电压在室温时等于26 mV，因此栅极至源极电压每变化50 mV～75 mV，你都会看到亚阈值电流降低至2.7分之一。提高阈值电压具有相同效果。因此，阈值电压每提高50 mV～75 mV，泄漏电流都会降低至2.7分之一。阈值电压提高100 mV～150 mV，会使泄漏电流降低至7.4分之一。
你可以通过提高反向栅极偏压来进一步降低泄漏电流。由于存在体偏压系数γ，收效会不太明显。降低电源电压也有助于降低泄漏电流。增加晶体管的沟道长度不仅直接降低泄漏电流（如方程5所示），而且还有助于提高阈值电压（如方程2所示）。
亚阈值电流以指数形式依赖于温度。由于NVT项出现在负指数的分母中，因此在温度升高时，电流会显著增加。这种增加会带来重大挑战，这是因为泄漏功率在高温时变成了总功率的重要部分。因此你必须为快速工艺角器件考虑高温时的总功率，以便完成最坏情形功率分析。
既然你理解了影响有功功率和泄漏功率的参数，你就应该思考自己如何能够运用工艺技术方法和设计方法来控制这些参数。
技术的作用
恰当技术的选择是功率管理工作的主要方面之一。每一次技术进步的目标都是为了改善性能、密度和功耗。典型的新一代技术开发途径是运用恒定电场调整。工艺设计者调整施加的电压和氧化物厚度来保持相同电场。该途径在每个新的技术节点都会使功率降低大约50%。但是，随着电压的降低，阈值电压也必须降低，来实现该技术的性能目标。遗憾的是，这种调整会提高亚阈值电流，并因此提高泄漏功率。为了克服这一约束，工艺工程师们对于65 nm或更小的工艺不再运用恒定电场调整，而是使用一种更普通的调整形式。
由于无法立即同时在性能和泄漏方面优化某种技术，因此每种技术通常会有两个变种。一个变种针对高性能，另一个针对低泄漏。二者的首要区别是氧化物厚度、电源电压和阈值电压。栅极氧化物较厚的技术变种面向低泄漏设计，并且必须支持更高的电压来实现合理性能。
方程2表明了依赖于工艺的参数γ和ΘS，你可以操纵它们来控制阈值电压。这些参数取决于杂质浓度，工艺设计者可使用一个额外的注入掩模来调节该浓度。这种调节使你能运用一种技术来创造有多个阈值电压的器件。然后你可以运用该方法来控制设计方案的泄漏功率。
在选择技术来优化特定设计的功率时，你必须同时考虑两个方面：需要使用更小的几何结构来降低有功功率；需要使用低泄漏的变种来降低泄漏。但在成本和风险方面需要折中。
更小的几何结构需要在掩模成本和其它一次性工程支出方面投入更多的初始资金。虽然它们凭借每块晶圆可生产出更多器件而具有单位成本优势，但它们也在工艺和设计成熟度方面带来了更高风险。如果设计方案包含SERDES等复杂电路，或是该工艺中新出现的其它敏感的块，那么设计风险可能很高。工艺风险取决于该技术在工厂已经完全投产了多久。新技术的工艺缺陷通常是在它投产一年或更久之后被全部消除，然后成品率会稳定下来。
你的目标应该是高性能还是低泄漏？哪一种适合于优化功率？问题的答案取决于功率的性质和最终应用。如果最终应用是由电池供电，那么你必须使泄漏最小化。这一约束也许会促使你选择一种低泄漏技术，但该情景未必总是会出现。例如，如果你能关断处于待机模式的设计方案，那么它就不需要低泄漏工艺，这是因为你可以关断高性能系统中的电路，并且同时实现低泄漏的好处。
低泄漏工艺需使用更高的电压，并且一般具有更大的面积，因此对于相同性能，会消耗更大的有功功率。因此对于低泄漏工艺选择工作，泄漏功率是首要推动因素。当泄漏功率在设计方案的工作期间成为总功率的重要部分，或是当设计方案对待机模式的功率（泄漏起着主导作用）有严格要求时，选择低泄漏工艺就能满足这些要求。在其它多数情况下，你可以选择标准工艺，用它和多种电路设计方法来优化功率。
电路设计方法
一旦你选择了某种技术后，你就能专注于设计方法，用它们来优化功率。开始是数字电路中的基本构件：逻辑门。逻辑门一般是标准单元库的零件。标准单元库中的每个门都使用最小的晶体管。每类门都有多个具有不同驱动强度的版本，它们采用更宽的晶体管或多个级来获得更大的驱动电流。由于控制有功功率的主要参数是电源电压，因此单元设计者一般会谨慎设计逻辑门并赋予它们适当的特征，使它们的工作电压比电源电压低30%。该电压具有性能上的含义。降低电源电压可产生更小的电流，导致相同电容的充电和放电时间更长。结果，设计方案变慢。但是，如果设计方案并未触及特定技术的底线，那么这种减速是可接受的。
提高阈值电压就能降低器件中的泄漏电流。你可以用包括标准、高、低阈值电压器件在内的多阈值电压器件来设计逻辑门，由此控制泄漏功率。目前，用多电压阈值器件来设计标准单元库是常见做法。对于你用标准、高和低阈值电压器件实现的与非门，在泄漏和性能之间存在折中（图3）。你可以把来自这些阈值电压库的单元混合起来，优化芯片功率。
图3，泄漏和功率之间存在折中。
下一个因素是沟道长度。单元设计者用最小沟道长度的器件创造标准单元库中的逻辑门。通过增加沟道长度，你可以降低器件中的泄漏电流，但这么做也会降低晶体管的导通电流并使它减速，因此你只能以很小的增量来做这项工作。标准单元库提供商最近创造了一些具有多种沟道长度的标准单元。多阈值电压器件和多种沟道长度共同提供了一个丰富的功率管理标准单元库。
另一种方法是反向偏压。传统上，数字技术设计者把MOS晶体管看作是三端子器件，其中的基底连接到源极。结果，反向偏压始终为0 V。通过把基底作为单独的端子，并施加反向偏压，你可以提高阈值电压并降低泄漏。你可把N沟道器件基底连接到很高的负电压，并把P沟道器件基底连接到很高的正电压。你需要很大的电压来实现阈值的小变化，这是因为反向偏压与阈值电压是平方根关系，并且存在体偏压系数γ。但是，你只能在待机模式施加反向偏压，这样才不会影响器件性能。
相同方法还适用于存储器设计。存储器在其位单元和外围电路中都可能有高阈值电压器件，并具有反向偏压控制来管理关断状态时的泄漏。把不同的阈值电压器件组合用于位单元和外围电路，这可提供广泛的存储器泄漏控制和多个性能级别。如果降低存储器的电源电压，就会使性能明显下降。因此，存储器一般需要两个电源——一个较高的电压用于位单元，一个较低的电压用于外围电路。
功率管理
在研究了电路级的功率管理方法后，你可以研究芯片级的方法。第一种是当电路不工作时，用电源开关来关闭它们。在关闭模式中，电路仅消耗泄漏功率，不消耗有功功率。你可以运用反向栅极偏压进一步降低泄漏功耗。你可把MOSFET用作连接到电源轨和接地轨的开关，来关闭电源（图4）。在实现关闭时，你必须考虑电路如何苏醒，并且有时你必须保持设计方案的状态。在此情形中，你可使用保持双稳态多谐振 荡器来存储状态。这些双稳态多谐振荡器在电路关闭状态中保持接通，这样它们能在电路苏醒时恢复它的状态。在唤醒恢复时间方面会有很小的不利后果。
图4，可以用头开关和脚开关来关断逻辑电路，以便节省有功功率。
在控制设计方案的哪些零件需要关闭方面，你可以用电源开关来提供多级粒度。你可以在逻辑门级开关电源，为每个门配备连接到电源的头开关（header switch）和脚开关（footer switch）。或者你可以把头开关和脚开关与逻辑集群一起使用，或是在块级与功率岛一起使用。你还可以简单地把功率岛连接到不同的电源，设计方案在外部接通或关断电源，由此在不使用电源开关的情况下使用功率岛。这些电源可以有相同或不同值。功率岛要求在其边界使用隔离单元。这些单元确保通往已关闭功率岛的输入端也是关断的，因此没有杂散电流。
多电源设计方案配备具有不同值的功率岛（图5）。该方法使较慢的逻辑块能以较低电压运行，由此省电。对于多电源设计方案，你必须在功率岛边界插入电平移位单元。这些单元把逻辑电平转换成它们连接的功率岛的恰当电平。统一功率格式(UPF)语言使芯片设计者能描述带有电源选通和多个电源的设计方案。它允许为多电源操作定义电源域。它还允许定义隔离单元、电平移位器、电源选通开关。共同功率格式(CPF)是一种相似的语言，具有相同目的。这些语言目前在彼此竞争，以便成为定义设计方案功率管理的唯一标准。
图5，在具有多个电源域的芯片中，低性能部分使用功率较低的电源来降低功率。电平移位器恰当地连接了不同域中的逻辑电路。
目前的EDA工具有效地支持这些功率管理方法。它们还在实现期间提供额外的省电效果。由于时钟网络和它们驱动的双稳态多谐振荡器消耗大量电力，因此你可以在不需要它们运行时关断时钟（即选通时钟），由此实现省电。时钟选通可在双稳态多谐振荡器的输入端不工作的周期内，取消该振荡器中的时钟活动（图6）。时钟选通能节省超过30%的有功功率。
图6，时钟选通在双稳态多谐振荡器的输入端不工作的周期内取消该振荡器中的时钟活动。
你还能优化时钟分配网络中的功率。利用克隆方法，你可以把时钟树分解成更小的部分，由此降低时钟网络的总电容和功率。物理优化过程也考虑了功率。一旦你满足了时序约束，物理优化就会减少非关键路径中的门，来降低功率，并且不影响时序。
泄漏优化
主要的泄漏功率优化途径是使用标准单元库和多电压阈值器件。许多工具允许设计者在物理实现期间使用多个库，并自动从恰当的库中选择单元，来优化泄漏功率并实现性能目标。但是，应小心使用该特性，这是因为设计方案的面积有时可能会变大。较高阈值电压的单元很脆弱，因此你的设计方案也许需要较大的单元来满足时序。在混合阈值电压设计方案中，80%的单元一般具有高阈值电压，其余20%具有标准阈值电压或低阈值电压。你应该慎用低阈值电压器件，并只能用在性能关键的领域中，这是因为它们会增加泄漏电流。你可以把具有多种沟道长度的库和多阈值电压器件相结合，来提供额外灵活性。
另一种可能是使用台积电公司的Power-Trim服务，它改变非关键路径中的晶体管的沟道长度，并且实际上不影响设计布局。该方法向多晶硅掩模施加偏压，指示掩模制造工艺做出调整，来增加晶体管的有效沟道长度。Power-Trim把这项任务作为制造期间的一个加工后的步骤，优点是不影响设计日程表。
一旦设计方案实现了它的性能目标，Power-Trim就用Tela公司从Blaze DFM公司收购来的软件分析设计方案，并给沟道长度可以增加的晶体管加标签。典型情况下，这些器件位于设计方案的非关键路径中。该工具以预定义的增量来增加沟道长度，它有一个预先分配了特征的标准单元库。该工具用改造后的门来执行时序分析，以便确保没有影响芯片性能。该方法能额外节省20%至30%的泄漏功率。由于该方法只改造标准单元库中的晶体管，因此它只在数字逻辑占主导地位，并且泄漏功率是总功率重要部分的设计方案中有意义。
有时被工程师们忽视的功率管理的另一方面是功率完整性。功率完整性同时影响芯片的核心和I/O功率。你必须在核心中小心配电，特别是在多电源设计方案中，并且外部供电是通过焊线封装来完成时。 在典型的双稳态多谐振荡器设计方案中，可供使用的大量凸块（尤其是在芯片的核心区）促成了向核心配电，并且IR（电流/电阻）降最小，对信号完整性的影响也最小。但对于焊线封装，你必须执行仔细的分析，来确保你分配了足够的电力和接地I/O缓冲区，以便适应核心功率要求。
IR降和电迁移(EM)是核心区中需要关注的其它主要领域。你必须确保核心区中的最坏情形电源电压不下降到标称值的10%以下，这意味着封装和晶粒的电源总变化不应超过10%。外部电源本身一般有5%的公差，这意味着你一般需要晶 粒的IR降不高于5%。否则，你必须使用公差更小的外部电源，这会明显增加它的稳压器成本。该要求通常决定了晶粒上的电力和接地I/O缓冲区数量，以及顶部金属层（你将在这些层上设计电源网）的厚度和宽度选择。
除了IR降以外，你必须满足EM准则。一旦超出EM电流密度极限，就会发生金属迁移，导致金属层不可逆转的损坏，并最终导致断路。EM电流密度在较高温度时明显更大。例如，要想让工作温度从110°C升至120°C，即升高10°C，就需要金属迹线宽度增倍，这是因为120°C时的电流密度极限仅为110°C时的一半。因此，当你决定电力和接地I/O缓冲区数量时，你必须考虑晶粒最大工作温度时的EM准则。
最后，你将需要在核心中（有时是在封装中）插入解耦电容，来平滑核心电流的大峰值。另外，当芯片包含多个电源域（大型逻辑块在其中通断）时，一个主要设计考虑就是确保有足够的解耦电容或相位管理，以便在工作电流的任何突然涌动期间保证接通操作的完整性。一般存在很大的余地供核心上的这类器件使用。多数标准单元库都提供解耦电容单元，你可以把它们放在芯片的标准单元区的未使用部分。另外，你还可以构建定制单元用于芯片的其它区域。但请注意：你必须设计低泄漏的解耦电容单元，这是因为它们可能会带来明显的额外泄漏。该泄漏将可能是一项挑战，这是因为较低的泄漏还意味着较低的电容。
参考文献
1. Liu, Weidong, Xiaodong Jin, Xuemei Xi, James Chen, Min-Chie Jeng, Zhihong Liu, Yuhua Cheng, Kai Chen, Mansun Chan, Kelvin Hui, Jianhui Huang, Robert Tu, Ping K Ko, and Chenming Hu, BSIM3v3.3 MOSFET Model User's Manual, Department of Electrical Engineering and Computer Sciences, University of California-Berkeley, 2005.
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