目前频率合成器的研究虽然已经非常成熟，但是在其实际应用中经常会出现难以解决的问题。合成器设计者们主要关心的是相位噪声。这在多普勒雷达、捷变频雷达以及各种通信系统中极其重要。在这些应用中，合成器相位噪声可能会限制系统的动态范围和接收灵敏度。在机载合成器设计中关键的步骤包括：选择最优结构使相位噪声最小，抑制其它信号源带来的杂散，以及提高效率，减小合成器体积。本文将介绍一种频率合成器的设计，其性能如下：

·频率以20MHz为步进，从8.9 GHz变化到9.3GHz。

·100Hz频偏处相位噪声为-80dBc/Hz，10kH到600kHz频偏相位噪声为-97dBc/Hz。

·合成器必须采用100Hz处相位噪声-115dBc/Hz的100MHz参考频率。

·为了达到误差小于1ppm的合成频率，切换时间为20。

·在带宽从10MHz到输出信号二次谐波频率范围内杂散幅度小于-64dBc。

·二次谐波幅度为-48dBc，三次谐波幅度为-55dBc。

·供电电压12V时，输出功率+13dBm，消耗功率2.3W。

·合成器体积250，重量为470克。

压控振荡器（VCO）相位噪声分析：VCO频段选取

合成器包括压控振荡器（VCO）、锁相环（PLL）电路和参考信号源。锁相环IC频带的上限低于所需输出频带，仅仅达到其一半。设计合成器有两种不同方法——用频率为输出频率一半的VCO产生PLL输入信号，然后对其进行倍频得到输出；或用工作于输出频率的VCO产生信号然后分频得到PLL输入信号。VCO的相位噪声性能是选择最佳方法的主要准则。用Leeson等式描述VCO相位噪声为：

其中：

=频率偏移（Hz）

=振荡频率（Hz）

=等效噪声阻抗为R的共振电路负载Q值

=作为放大器元件的有源设备闪烁转角频率（Hz）

F =有源设备的噪声指数

k=玻尔茨曼常数，（J/K）

T=温度（开氏温标）

=有源设备输入端信号的平均功率

=振荡电压调谐增益（Hz/V）

这一项表示阻抗R的噪声。通常远小于其它噪声而可能被忽略。

于是有：

其中噪声电平数NF表示每一边带的宽带热噪声，Pout为dBm形式的振荡器输出功率，G为dB形式的有源设备增益，为振荡器-3dBm半频带宽度。

可以对已公布的4.3GHzVCO计算其L（）典型值。该VCO拥有4%的调谐带宽，这一带宽很接近合成器的需求。包含一个串联谐振电路和一个正反馈共射放大器，其中使用了Agilent公司的硅双极性晶体管AT-42086。此晶体管噪声系数F=8.5dB。因为输入端远远没有达到使噪声最小的最佳值，因此噪声系数显著恶化。该VCO的输出功率为10.5dBm，晶体管增益为8dB。因此NF=-167.8dBc/Hz。

串联谐振电路的整体有源阻抗为12.8，容抗为206，负载Q值为16.1，因此。硅双极性晶体管的闪烁转角频率确定为经验数值4kHz。那么对于=100kHz，计算得到VCO相位噪声为-105.5dBc/Hz，而测量出的相位噪声为-104.4dBc/Hz。

9.1GHzVCO的L（）典型值可以根据Leeson等式预测出并与4.55GHzVCO（输出频率的一半）的L（）值进行对比，这两种VCO具有相同的调谐带宽即合成器所要求带宽的4.4%。这里假定两个VCO均采用双极性晶体管，因为它比场效应晶体管的相位噪声低10-15dB。

造成9.1GHzVCO性能恶化的第一个因素是输出频率增加。如果Leeson等式中乘以2，那么在区域内L（）增加6dB。当然，这种恶化在通过倍频4.55GHzVCO后生成合成器输出频率时能够被抵消。

第二个恶化因素是晶体管在面积较小的设备中较高，相反地，更大面积的设备能够在更低频率上得到更大的输出功率。因此，一般来说9.1GHzVCOLeeson等式中的值比4.55GHzVCO低3到6dB。如果两个VCO的晶体管噪声系数为常数，则9.1GHzVCO的噪声水平通常要高出3到6dB。

第三个恶化因素是值下降，这是由于频率翻倍时谐振器容抗变成原来的一半。当然，设计者可以用一个较小容值的变容二极管来保持恒定容抗，但他也可以在更低频率的VCO中使用这个变容二极管。

比如，Microsemi公司的高Q值微波突变变容二极管GC1300有C（0V）=1.2pF，C（4V）=0.8pF。该变容二极管串联一个0.27pF电容后，就能够覆盖合成器带宽的4.4%。谐振器容抗在4.55GHz时为170，而在9.1GHz时为85。如果对于这两种VCO，其串联谐振电路的总的有源阻抗均保持恒定，那么9.1GHz VCO的负载Q值为4.55GHzVCO的一半，并且其相位噪声比4.55GHz VCO高6dB。由于9.1GHzVCO的相位噪声比4.55GHz VCO加上倍频器的还高9到12dB，因此合成器中采用了4.55GHz VCO。

把VCO或集成振荡器子模块作为体组件并向专门厂商购买将会更加实际。对于4.55GHzVCO，Hittite Microwave公司的HMC429LP4集成VCO是最好的选择，因为它具有100kHz频偏、单边带相位噪声-105dBc/Hz以及4.4到4.7GHz的调谐频段。

锁相环（PLL）相位噪声分析：最优PLL结构的选择

选择最佳PLL结构的主要标准是其相位噪声性能。图1给出PLL噪声模型。这

图1 PLL噪声模型

个模型中，表示参考相位，表示参考相位的噪声。和表示PLL输入、输出相位。1/M和1/N分别为分频器参考和主要系数。和为相位检测器、低通滤波器和VCO的传输函数。表示PLL芯片噪声，其中包括分频器噪声和相位检测器噪声。另外一项表示滤波器（Ufn）的均方根（RMS）噪声电压。表示VCO噪声。开环增益表示如下：

噪声输入至PLL输出端的传输函数定义如下：

生产厂商通常给出VCO、参考源和PLL芯片的相位噪声数据，如单边带相位噪声和。PLL输出端相位噪声为：

其中：

仅为VCO的输出相位噪声，

仅为参考源的输出相位噪声，

仅为PLL芯片的输出相位噪声，

仅为滤波器的相位噪声。

整数N锁相环

最简单的PLL结构为整数N锁相环。在这种结构下输出频率为：

其中=10MHz为相位检测器频率（输出频率的一半），N=445…465为主分频系数。介于Analog Devices公司的ADF4107PLL芯片有很宽的输入频带（高达7GHz）、高相位检测器频率（高达104MHz），以及低除法器、相位检测器相位噪声（=10MHz时=-149dBc/Hz），这里使用该芯片作为PLL。PLL参考源采用Morion公司的MV87-1-100MHz恒温控制晶体振荡器（OCXO），理由是其相位噪声很低，100Hz频偏时其相位噪声为-115dBc/Hz。PLL采用了二阶无源充电泵滤波器。该滤波器的传输函数即为其阻抗。G（s）相位拐点处的频率与PLL带宽相同。G（s）的相位项在处取得最大值。一般的经验法则是从开始对PLL进行设计。但是，这里推荐把缓缓提升至，式5-8传输函数中处只有1dB的过冲。

为了使PLL在所有频偏处均能获得最小相位噪声，带宽必须靠近某点，使自由运行VCO相位噪声与来自其它噪声源的所有PLL相位噪声相等。如果较小，PLL无法在频偏比较高时改进VCO相位噪声。较大时，当频偏超过时PLL会使VCO相位噪声恶化。由式11、12，有，N=455，M=10，Nref=-125.8dBc/Hz以及=-94.8dBc/Hz。

假定，环路滤波器噪声比低很多，那么成为最主要噪声源。从VCO相位噪声图来看，=75kHz此时为-101dBc/Hz。当=75kHz由式9算出=-93.7dBc/Hz。如果定义了和，则滤波器元件参数可知：。为了获得滤波器输出端的均方根噪声电压，实际应用中的电阻可以用一个理想电阻和一个串联等价噪声源代替，噪声源的均方根电压为：

滤波器产生的输出相位噪声仅可由式12-14得到：

=75kHz时算得Nfn = -112dBc/Hz。为了确定这种设想，利用Analog Devices公司的ADI SimPLL软件按照之前定义的那些参数对PLL性能进行仿真。由式4计算出的开环增益和相位如图2所示。仅由参考源和仅由PLL芯片产生的输出相位噪声根据厂商给出的数据和式11、12计算出来，结果如图3所示。仅由VCO和仅由环路滤波器产生的输出相位噪声，根据厂商提供数据和式10、15算出结果见图4。由式9可算出PLL总输出相位噪声，如图5所示。

图2开环增益（蓝）和相位（红）

图3仅由参考源（蓝）和仅由PLL芯片（红）得到输出相位噪声

图4仅由VCO（蓝）和仅由环路滤波器（红）得到的输出相位噪声

图5 PLL总输出相位噪声

在PLL带宽中有两个区域。在第一个区域（500Hz）内，参考源输出相位噪声是所有噪声源中最大的。在第一个区域内处合成器输出相位噪声（SPN）由下式给出：

第二个区域（1kHz50kHz）内，芯片输出相位噪声在所有噪声源中最大。其大小依鉴相器频率而定，关系如下：

其中当时=-219dBc/Hz为鉴相器ADF4107的相位噪声水平。因此，在第二个区域内，合成器输出相位噪声由下式给出

分数N锁相环

由式16、18可看出要减小和，必须增大、减小N。然而这样就会使N变为小数。为了工作在小数N模式下，必须用到小数N锁相环芯片。这里采用Analog Devices公司的ADF4193芯片和Z-Communications公司的V630ME09 VCO来仿真小数N锁相环的性能。因为这种PLL芯片的最大输入频率只有3.5GHz，所以采用了一个4倍频器产生合成器输出信号。这样输出频率就为：

其中INT为N的整数部分，FRAC/MOD则为N的小数部分。因为ADF4193最大鉴相器频率为26MHz，所以把设为25MHz（M=4），MOD=25。这样就可得到INT=89…92，FRAC=0…24和频率间隔为4=4MHz的一组输出频率。这里只需利用其中的每间隔四个频点的频率。PLL相位噪声-频偏曲线如图6所示。

图6小数N PLL的相位噪声仿真

在第一个区域内处合成器输出相位噪声为：

它与整数N PLL在频偏100Hz时的相同，这是因为这两个合成器参考频率的总倍频系数相同。在第二个区域内合成器的输出相位噪声由下式给出

与整数N PLL相比有4dB的性能提升，这是因为在小数N PLL中的也比整数N PLL中大4dB。

混合型合成器

另一个使合成器工作在分数N模式下的方法是采用能够进行频率转移的混合合成器结构，如图7所示。这种结构包含第一种拥有最大允许值的固定整

图7带频率转移的混合合成器结构

数N PLL和第二种可调整的整数N PLL。这些信号源的信号通过混频器、滤波器和倍频器混合。最终输出频率为：

其中、分别为第一和第二种PLL的频率。固定PLL的鉴相频率为100MHz，达到了的最大允许值。可调PLL的鉴相频率为输出频率的一半或10MHz。

式22表示FPD=100MHz时“真”小数N PLL。式22中的系数为：

其中int（x）为变量x的取整运算。

由于第一、第二PLL芯片相互独立，其输出的相位噪声相互独立。因此，如果两个噪声相同，他们合并将得到最小值为：

两个PLL均采用ADF4107，因为它都具有最小的PN基。因此有

，那么有。

为了产生并且保持ADF4107的最小输入频率（1.0GHz），可以得到，=105…125。于是由式24、25有INT=34+10…12=44…46，FRAC=0…9

因此PLL频率值为=3400MHz，=1050…1250MHz。

固定PLL的性能仿真采用Hittite Microwave公司的HMC389LP4。第一和第二个PLL的相位噪声与频偏之间的关系如图8、9所示。

图8固定PLL的相位噪声仿真

图9可调PLL输出相位噪声仿真

芯片相位噪声约等于-107dBc/Hz。两个芯片的输出相位噪声相互独立，在4.45-4.65GHz内合并后比之前大3dB，为-104dBc/Hz。等于-104+6=-98dBc/Hz。这比整数N PLL的性能提升8dB，这是因为混合合成器中FPD比整数N PLL大10dB，而合并后性能损失只有3dB。在频偏100Hz处，两个PLL和合并以后的相位噪声可以由以下式子获得：

，

，

等于-81.9+6=-75.9dBc/Hz。这与整数N PLL的相同，这是因为两个合成器内总的参考频率倍频系数相同。可以看到无论什么结构都不能够提升参考源相位噪声，但混合合成器使PLL芯片输出相位噪声性能提升了8dB。

实际频率转移结构

频率转移结构存在两个缺点——混频器输出电平低和混频器杂散相对电平高。图10给出了改良的实际结构。HMC429LP4 VCO（1）产生一个4.45至4.65GHz的信号。拥有+14dBm功率的信号经过隔离器（2）和场效应管放大器（3）后，被功分器（4）分成2个部分。第一部分通过一个隔离器（5）进入场效应倍频器（6）。第二部分通过隔离器（13）作为LO进入Hittite Microwave公司的双平衡混频器HMC213MS8（14）。

图10实际频率转移结构

固定3.4GHzPLL包含一个HMC389LP4 VCO（18）、隔离器（17）、功分器（16）、ADF4107PLL芯片（20）和无源三极环路滤波（21）。功分器（16）输出的3.4GHz信号经过谐波滤波器（15）进入混频器（14）RF输入端，信号功率为-10dBm。混频器（14）把4.45GHz到4.65GHzLO频率转换到1.05至1.25GHz IF频率。然后功率为+2dBm的该IF信号经过低通滤波器（19）和一个MMIC放大器（24）进入ADF4107 PLL芯片。可调1.05至1.25GHz PLL包括一个芯片（25）、有源三极环路滤波器，成为“虚拟VCO”，它的灵敏度和相位噪声与HMC429LP4 VCO相似。信号经过倍频器（6）以后，通过隔离器（7）输入到带通滤波器（BPF）（8）中。然后通过隔离器（9）进入二级FET放大器（10）。信号经过放大后功率为+16dBm，它再通过隔离器（11）和谐波滤波器（12）到达输出端，此时功率为+13dBm。从外部100MHzOCXO输入的参考源信号经过放大器（22）放大后输入PLL芯片（20，25）。频率控制TTL信号输入至Analog Devices公司的ADuC814微转换器（23）。然后把控制比特信息写入PLL芯片。

图11合成器输出频谱测量值

这种结构与之前介绍的结构有两个不同点。首先，4.45至4.65GHz信号由更高功率的VCO产生，作为混频器LO。其次，混频器在这里的作用相当于下变频器，对于3.4和1.05-1.25GHz信号，它均以更低功率运行。其结果是使倍频器器输入端希望得到的信号功率更高无用信号的功率更低。这一结果非常重要，因为倍频器会产生高阶杂散，这些杂散在BPF（8）带宽内会增大。图11给出HP8592频谱分析仪测量出来的合成器输出频谱，该频谱分析仪的带宽解析度为3kHz。合成器输出端连接一个6dB衰减器。在20-100kHz频偏内测量出来的平均噪声大约等于-63dBc。因而以dBc/Hz为单位的平均噪声给出如下：

这很符合理论结果-98dBc/Hz。

实际应用结构中的杂散抑制

在实际应用结构中存在三种杂散源—混频器、倍频器和PLL充电泵。混频器（14）在LO输入端有一个-33dBm、3.4GHz的RF泄露信号。隔离器（13）把该信号衰减至-50dBm。倍频器产生一个具有很高带宽的高次杂散，但在无用的3.4GHz频率上该杂散的功率非常低。倍频器输出端所需信号为二次谐波，所有其它谐波都是无用的，必须通过BPF（8）进行抑制。在4.5GHz频率上合成器输出杂散功率为-64dBc。BPF（8）对三次谐波的抑制大概为48dB，滤波器（12）提供一个20dB的额外抑制。PLL充电泵杂散是由充电泵不均衡以及输出端DC电流引起。充电泵输出端的总泄漏电流IL可假定为所有源的泄露总和。充电泵电流波形I（t）是幅度为、循环频率为FPD的周期短时脉冲序列。对该信号进行复立叶变换，并根据FM理论，可以得到一次杂散的相对值为：

其中为频率处的环路滤波器阻抗。

首先计算3.4GHz固定PLL的最大杂散值。该PLL参数为：=100MHz，

=，，N=34，，。环路滤波器元件参数为：=692pF，=5.49nF，=289。环路滤波器阻抗值=2.3。VCO（18）调谐端口的泄漏电流最大值为10。式27给出了该杂散最大值：=-99dBc。这个值是可以接受的，但需要额外加一个截止频率为3.0MHz的RC低通滤波器以抑制来自参考源的100MHz电磁干扰（EMI）。额外增加的RC电路组成一个三级无源环路滤波器，应尽可能地靠近VCO（18）调谐管脚。它对参考源频率产生额外的30dB衰减。合成器输出一次杂散为-123dBc，在实际中不可测量。

在1.05-1.25GHz可调PLL中，VCO（1）调谐端的泄漏电流也为10，但鉴相器频率为10MHz。与滤波器（21）相同的环路滤波器仅能将杂散抑制到-51dBc（一次输出杂散）。对充电泵采用最终频率为3.2MHz的有源350kHz三次环路滤波器抑制其杂散。其原理图如图12。其中运算放大器（op-amp）采用Analog Devices公司的低噪声OP184FS。有源滤波器的主要优点是把泄漏电流减小至0.6。它将一次输出杂散衰减至-72dBc。测量出的杂散为-70dBc。

图12有源350kHz三阶环路滤波器原理图

对来自供电单元的杂散抑制

获得高功效对机载设备尤为重要。合成器所有组件所需电压为+3.0或+5.0V，但电源电压为+12V。DC-DC降压器可以解决这个问题，但其第四个杂散源和额外的相位噪声，同时占用了通常为190的狭小空间的一部分。因此需要对DC-DC降压器的电磁噪声进行高强度抑制^4，5。噪声有两种传播路径—导线传播和降压器电感的磁场传播。采用小空隙的自屏蔽电感磁芯可以对后一条传播路径进行抑制。导线传播有两种模式—共模和差模。对共模传播的噪声，可以把PCB上的降压器悬置（减小与地面间的寄生电容），并在它的输入输出端接共模扼流来进行抑制。差模波纹和噪声采用LC-LPF和Analog Devices公司的调压器ADP3301抑制。在260kHz降压器转换频率处PLL不工作，VCO（1）近似运行在自激励状态下。有人发现了来自电源波纹的260kHz杂散。VCO输出端的正弦调频（FM）杂散功率由下式给出^4，5：

其中：

U_m=峰值调制电压

F_mod=260kHz

K_p=214MHz/V为推频灵敏度

DC-DC降压器有一个20mV的峰值输出波纹，LC-LPF对波纹的抑制为34dB，ADP3301对波纹的抑制为35dB。那么，U_m=7V、L_VCO（1）=-74dBc，合成器输出杂散功率比之前高6dB：-68dBc

波纹通过充电泵供电线路传入VCO调谐端口。充电泵的电源供应抑制率（PSRR）可能大于20dB，但是其调谐灵敏度K_VCO=2110MHz/V比推频灵敏度大18dB。因此，调谐端波纹产生的260kHz杂散水平小于-70dBc。波纹进入VCO调谐端另一条路径为运算放大器（26）的供电线。但由于OP184的电源供应抑制率（PSRR）在100-300kHz波段内大约为30dB，因此从这条路径传输的输出杂散为-80dBc。这些杂散合并后得到总的输出杂散水平为-63dBc。在合成器输出端降压器杂散测量值大约为-65dBc。

实际应用结构中的宽频带噪声

为了设计最优PLL，它的带宽必须尽可能地设置在自激励VCO相位噪声与芯片相位噪声相同的那个点上。然而在实际应用中，必须考虑供电电源和环路滤波器元件产生的噪声。必须得到VCO（1）运行在自激励状态下时，其供电线上电压噪声产生的200kHz频偏相位噪声。VCO输出端相位噪声为：

调压器ADP3301在f_OS=200kHz处输出噪声电压密度U_NS=40nV/。那么其供电PN为-114dBc/Hz。必须得到VCO（1）调谐端200kHz，U_fn下总噪声电压密度。这种噪声由七个相互独立的噪声源源产生—电阻R₁至R₄所产生噪声、运算放大器等效输入噪声电压和电流。第七个为调压器产生的噪声，它通过充电泵后，最小衰减20dB，通过运算放大器后衰减30dB。

经过均方根合并后，VCO（1）调谐端200kHz频偏总噪声电压密度可得：U_fn=7.8nV/。由式29可得VCO输出相位噪声

PN tune = 20log（K_VCOU_fn/（2f_OS））=-110.3dBc/Hz

在“纯净的”供电电源和“纯净的”调谐电压下，VCO(1)在200kHz频偏处有L_VCO=-111dBc/Hz。因此，在实际应用结构中，VCO（1）在200kHz频偏处的总相位噪声为：

L_VCO(1)=10log（antilog（L_VCO/10）

+antilog（PN supply/10）

+antilog（PN tune/10））=

-106.7dBc/Hz

芯片相位噪声等于-107dBc/Hz。如果PLL带宽设为200kHz，那么将会在200kHz频偏处产生一个3dB的过冲。因而把PLL带宽设为350kHz，为。

图13所示为10kHz分辨率带宽、带宽跨度为2MHz测量所得合成器输出频谱。与仿真结果相比，在300到1000kHz频偏范围内有额外的相位噪声。由式1来看，相位噪声响应在350kHz以上应该有一个-20dB/十倍频程的斜坡。然而途中曲线在300-600kHz范围内是恒定值。这一效应由于运算放大器和充电泵PSRR在300-600kHz波段内减小。

图13、合成器输出频谱

谐波抑制器

接下来的问题就是如何获高效率，低谐波电平。当产生饱和的高谐波分量时放大器效率最大。谐波滤波器（12）包含带开路短截线的微带线。它们的长度为1.5倍、2倍和3倍F_OUT频率对应波长的1/4，间隔为F_OUT波长的1/4。传输线放置在12.5GHz截止频率波导宽面。波导的窄面放置一个吸收器，其上有全部短截线的末端。短截线发射出来的大谐波信号被迅速吸收。插入损耗在F_OUT、2F_OUT和3F_OUT处分别为3dB、36dB和40dB。测量得到的二次谐波水平为-48dBc，三次谐波水平小于-55dBc。输出功率为+13dBm，总功耗为2.3W。

微音效应的抑制

抑制微音效应对机载设备非常重要。瓷片电容存在压电效应。如果将它们应用在高阻电路，如VCO调谐端，中则成为微音调频源。由于100Hz处的共振，激励VCO调谐端0.13V的压电电压会产生-30dBc输出杂散。铁氧体微波隔离器也存在微音效应。因为它们均是VCO的负载，所以成为微音调频源。

必须量由调谐端口，供电端口和和负载反射系数调制产生的VCO低频率调制PLL抑制。对于固定和可调PLL，调谐端口的调频测量都是很容易的。首先，通过把充电泵设置为三态使PLL不工作。在VCO调谐端利用一个大电阻输入小幅正弦信号。由此测量出自激励状态下杂散相对水平。下式给出

其中U_m和F_mod为调谐端口的调制信号的幅度和频率。然后把PLL置于工作状态，测量出此状态下的相对杂散水平，式子给出如下：

其中s=j2F_mod。20表示PLL调频抑制。其分别对固定和可调PLL计算。相位项（1+G（s））也计算得出。图14、15给出仿真结果。在500Hz处有一个大约为100dB的调频抑制。在这样低的电平上测量会非常困难的，于是在实际测量中采用F_mod=20kHz。对于两个PLL测量出来的调频抑制均为37-39dB。这与仿真结果大致相同。

图14、固定PLL的调频响应仿真

图15、可调PLL的调频响应仿真

结论

本文介绍了机载频率合成器的实用设计。一种混合合成器结构可以使芯片相位噪声性能提升8dB。最佳的实用合成器结构对来自所有源的杂散进行抑制，使其输出水平小于-64dBc。计算了这些杂散的水平，并且讨论了杂散抑制方法。最佳的供电单元结构使设计具有功效高、杂散低和体积小的特点，但在300-600kHz频偏范围内有一个较低的来自供电电源的额外相位噪声。仿真和测量了PLL调频抑制。