对于大多数ADC用户来说，“时延”和“建立时间”这两个术语有时可以互换。但对于 ADC 设计人员而言，他们非常清楚这两个术语的区别，以及这些现象将会如何影响您的应用电路。ADC 用户已注意到这两个 ADC 特性会对他们的电路产生一些影响，这是一个不争的事实，但是，人们对于时延和建立时间普遍存在误解，因此当一个系统设计人员绞尽脑汁地想要找出信号完整性问题的时候，可能受挫。

　　无论转换器采用一个 SAR（逐次逼近寄存器）、流水线型还是 ∆-∑ 拓扑结构，ADC 时延均为从转换器采集模拟信号到数字输出字段准备检索所花费的总时间量。时延，或者延迟，包括转换时间及数字输出时间，但不包括采样时间。与一些产品说明书前几页所叙述的相反，时延不能为零。所有的 ADC 完成模数转换都需要一定时间。

　　所有ADC 完成模数转换均需要一定的时间

　　在最常见拓扑结构中，SAR ADC 具有最短的时延。在对输入信号进行采样之后，大多数 SAR 转换器在短短 1 个或 2 个时钟周期内便开始传输数字输出字段。对于流水线型转换器，数字输出信号的时延取决于流水线型架构的内部级数量。流水

线型转换器的时延为流水线型架构的全部内部级完成转换所需的时间。流水线型转换器的时延还取决于转换器的精度，通常为 6 或 7 个时钟周期。对 ∆-∑ 转换器的时延进行测量相对较困难。∆-∑ 转换器对输入信号进行多次采样，同时将采样结果发送至内部数字滤波器级。∆-∑ 转换器的时延开始于第一个采样周期的开端，一直到数字输出数据检索结束。ADC达到自身的延迟要求并不能确保就符合精度要求。

　　ADC 建立时间是一个截然不同的概念。建立时间是指转换器的输出汇聚至一个步进输入最终值所需的时间。SAR 转换器的建立时间（以秒为计量单位）发生在采集周期内。请注意，该界定不包括外部输入滤波器或者系统其它部分的建立时间。流水线型转换器的建立时间与 SAR 转换器的建立时间相似。在采集周期内流水线型转换器对输入信号进行采样。为了获得精确的转换，在获得转换模拟信号之前，输入信号必须在模拟域中进行足够的调节，使之达到 ADC 精度水平。∆-∑ 转换器在这一点上不同于 SAR 和流水线型转换器。∆-∑ ADC的内部数字滤波器建立时间能反映出数字滤波器的阶数。通常，您是以周期为单位对 ∆-∑ ADC的建立时间进行测量，这里的周期为一个步进输入汇聚至其最终值所需转换的数量。

　　您可以从这一讨论中得出一个结论，即 SAR 和流水线型转换器的建立时间要优于 ∆-∑ ADC 的建立时间。但是，要从系统角度来看，而不是单独的转换器时，这样才较为有效。在系统中，SAR 和流水线型转换器需要一个外部模拟转换器。在转换器获得信号之前，这种类型的滤波器需要一定时间进行调节。相比较而言，该滤波器是内置于 ∆-∑ 转换器的。