0 引言

二十世纪六七十年代，集成电路技术取得了大幅进步，大量元件可以集成到一个小小的芯片上，因此，当时的计算机系统便开始普遍采用并行通讯处理机制。但是，随着技术进步和速度需求的提升，人们发现，并行通讯也存在很多弊端，比如码间串扰，时钟混乱，传输距离受限，传输线造价高等。

最近几年，在接口互联技术范围内，高速串行接口正在迅速取代并行拓扑结构而成为流行的接口标准。当今很多公用互连标准(如USB，PCIExpress，Serial ATA)都是基于串行传输来实现速度的跃升。串行接口技术的开发也迅速在全世界走红。

为了迎合串行高速接口技术开发的广阔前景，Xilinx公司在推出的Virtex-5 FPGA以及配套的Virtex-5 RocketIOTMGTP收发中开始支持多种协议，如SATA2．0传输协议。SATA (Serial ATA)，即串行高级技术附加装置，该协议于2001年发布，是目前主流的主机硬盘互联标准，该标准采用差分信号串行传输数据，进而解决了IDE硬盘由于串扰而导致的传输速率受限问题。2002年，Serial ATA委员会确立的Serial ATA 2．0规范可对外提供3．0Gb／s的传输速率，并支持热插拔NCO，磁盘阵列等功能。2005年，SATA2．0产品正式上市。此外，Virtex-5 Rock-etI0TM GTP收发器还可以完成内部8B／10B转换，但是，Virtex-5 RocketIOTMGTP进行8B／10B转换时，处理的目标数据以字节为单位，即并行数据接收端的最大位宽为16bit，而SATA2．0协议中定义的数据处理单位是双字(DW：Double Words)，同时，FPGA中设计的数据处理逻辑也是根据协议的要求而定义为75MHz的时钟域来进行处理，因此，在将数据交给FPGA中的数据处理主体逻辑之前，还必须进行等速率的时钟域和位宽的转换。

为此，本文在对Virtex-5 RocketIOTM GTP进行了解的基础上，针对串行高速接口开发中位宽不匹配的问题，提出了一种位宽转换方法，以解决Virtex-5RocketI0TMGTP无法直接应用于某些串行高速接口开发的问题，并就SATA2．0接口开发中该问题的解决方案进行详细阐述。

1 SATA2．0协议数据的相关操作结构

根据SATA2．0协议规定，系统进行数据操作和传输时的基本单位是Dword (Double、word)，共计32 bit，由低有效字wordO和高有效字wordl组成，也可以看做是由byte0～byte3四个有效字节组成。其相互关系如图1所示。

原语(primitive)是主机与设备间链路层交互的载体，一般由一个带有控制字符byteO和附加字符bvtel—byte3的Dword组成，SATA2．0协议将原语的byte0称为K字符，将附加字符bytel一byte3称为D字符，由不同的K字符和D字符可以构成原语组。字符内容由8B／10B转换中的6—4分组确定。其原语组的编码如表1所列。

无论是在传输还是在操作过程中，都要保证每个Dword的正确性和完整性，否则将导致数据出错或原语流失。

另外，目前高速数据传输接口或总线常用8B／10B编码来编码，其根本目的是实现直流平衡(DC Balance)。当高速串行流的逻辑1或逻辑0有多个位没有变化时，信号的转换就会因为电压位阶的关系而造成信号错误。直流平衡的最大好处便是可以克服以上问题。8B／10B编码是目前许多高速串行总线采用的一种编码机制，如1394b、Serial ATA、PCI Express、Infini-band、Fiber Channel、RapidIO等总线或网络，都是8B／10B编码的拥护者。该编码技术的基本精神很简单，就是将8个位经过映射的机制转化为10个位的字码，但它平衡了位流中0与l的数量。

8B／10B编码是将一组连续的8位数据分解成两组数据，一组3位，一组5位，经过编码后分别构成一组4位代码和一组6位代码，从而组成一组10位的数据发送出去。相反，解码是将l组10位的输入数据经过变换得到8位数据位。其8B／10B编解码过程如图2所示。

Xilinx公司推出的Virtex-5 FPGA以及配套的Virtex-5 RocketI0TM GTP收发器只支持16bit接口位宽的数据传输，即该GTP收发器是以word为数据处理单位。由于这与SATA2．0协议的相关规定出现了偏差，因而要求在数据进入设计主体逻辑前后要进行合并以及分解。同时，FPGA中设计的数据处理逻辑是根据协议的要求而定义为75 MHz的时钟域来进行处理的，因此，在将数据交给FPGA中的数据处理主体逻辑之前，也必须进行位宽的转换。

由于GTP附带的2 bit控制字节指示信号rxcharisk可用以表征接收到了K字符，故实际的数据需要从150 MHz (16+2) bit转换为75 MHz(32+4)bit。但由于16 bit和32 bit的并行数据是主体。因此，笔者仍称之为16 bit到32 bit位宽转换和32bit到16 bit位宽转换，它们实际上都包含了指示信号，用来标示该字符是否是控制字符。

2 位宽转换
根据SATA2．0协议的规定和Virrex-5 RocketIOTM GTP的特性，以及SATA2．0接口逻辑中需要提取原语(primitive)进行逻辑控制的要求，16bit和32 bit位宽的相互转换不能简单的进行word合并拆解，而是需要实现图1中wordO和wordl的正确组合，否则将导致原语或数据受损，使控制逻辑无法获得有效的交互原语，数据处理逻辑组帧传输错误，文件损坏的状况发生。这就要求系统能够在提取原语和数据组帧之前，及时进行Dword边界校正，以保证后续处理的正确。
2．1 16bit至32bit位宽转换模块
该模块将GTP接收后的150 MHz 16 bit并行数据转换成数据处理逻辑可以工作的75 MHz 32 bit的并行数据。图3所示为其位宽转换要求示意图。

由于在转换开始时，必须正确地将2个相关的16 bit Word组合成一个32bit DW，但不能将一个DW的低字跟相邻的一个DW的高字组合成一个DW，否则逻辑处理时就会出错。图4所示是16Bit转32 bit的实现逻辑示意图。

对于这个问题，Xilinx提供了非对称的异步FIFO，但这样又会造成较大的延时，同时无法避免图4所示的DW组合转换不当的问题。这样就使得FIF0的控制逻辑比较复杂，而数据的延时又较大，又会致使性能下降，有些得不偿失，也不符合SATA2．0的高速低延迟要求。
为了降低延时，同时简化逻辑，笔者设计了一个滑动窗口位宽转换器，其中滑动窗口的作用就在于寻找到正确的DW边界，避免不当的DW组合转换。150 MHz时钟和75 MHz时钟的相位一致是这种转换稳定进行的保障，而xilinx Virtex-5xc5vlx50t FPGA恰恰通过DCM提供了这样两个稳定时钟，因此，这两个时钟必须接到DCM响应频率的输出。
利用3个18bit寄存器可以组成一个右移的寄存器组，输入按[rxcharisk，rxdata]的形式组合成18 bit输入数据。在位宽转换开始后，通过判别中间寄存器的最高2 bit rxcharisk是否为2’bOl可判别DW的边界，并选择输出数据来自哪个窗口。如果75 MHz时钟有效沿检测到中间寄存器最高2 bit rxcharisk是2’b01，则输出reg2和regl重组后的36 bit数据。否则，就会输出regl和reg0重组后的36 bit数据。但由于150 MHz时钟和75 MHz时钟存在着有效沿不一致的情况(即150 MHz时钟的上升沿可能对应着75 MHz时钟的下降沿)，75MHz时钟有效沿可能会检测到rxcharisk=2’b01，也可能永远检测不到，这取决于复位之后初始输入数据的特性。数据重组的作用是将2个相邻的寄存器中的16bit数据(rxdata)及其2 bit类型指示(rxcharisk)信号重组为32 bit数据及其4 bit类型指示信号。DW边界判别的依据是：在PHY连接建立之后，主机和设备之间会相互发送SYNC原语，表明两端处于空闲状态，而SYNC就是一个控制(K)字节，其低字接收后的xcharisk是2’bol，通过这个即可识别DW的边界。
2．2 32 bit至16 bit位宽转换模块
根据上面16 bit至32 bit位宽转换分析，需要将数据处理逻辑输出的32 bit数据拆分成两个16bit数据交给GTP进行发送。同时在转换的开始时刻，要求先发送一个DW的低字，然后发送其高字，而不能先发送一个DW的高字，否则接收端将无法正确恢复出DW。另外，150 MHz时钟和75MHz时钟的相位一致，同样是这种转换稳定进行的保障，因此，这两个时钟也必须接到DCM响应频率的输出。其32 bit转16 bit的实现逻辑示意图如图5所示。

用2个18 bit的寄存器组寄存经数据重组后的36 bit输入数据时，可根据输入数据的控制字节(rxcharisk)指示位来判别数据的写入和读出。由于150 MHz时钟和75 MHz时钟存在着有效沿不一致的情况，即150 MHz时钟的上升沿可能对应着75 MHz时钟的下降沿，因此，要准确地进行读写控制，就必须对wr_en和rd_en信号进行同步。同步方法是利用75 MHz时钟的有效沿(上升沿)与150 MHz时钟有效沿一致的特性来同步产生wr-en和rd_en信号。而产生wr_en和rd_en信号的依据是在系统复位后，由数据处理逻辑向外发送SYNC信号来表明系统处于空闲(Idle)状态。事实上，SYNC就是一个控制(K)字节，其响应的rxcharisk是4’b0001，通过这个可以正确地将DW写入和读出。DW的发送要求先发送低字，然后发送高字。数据读出控制块会利用rd-en信号使能2 bit的计数器，然后利用计数值将DW的低高字依次选择读出。

3 仿真及验证
通过对位宽转换模块的Verilog HDL描述，可在ModelSim se以及Xilinx ISE集成开发环境下进行功能仿真和综合布局布线后的时序仿真，也可在Xilinx Virtex-5 xc5vlx50t FPGA上进行验证。图6所示为16 bit转32 bit逻辑仿真图。而其32 bit转16 bit逻辑仿真图如图7所示。

4 结束语
本设计可实现Virrex-5 RocketI0TM GTP进行SATA2．0相关开发过程中的位宽匹配转换功能，而且具有处理延迟小、差错率低等优点，并通过了Xilinx ISE综合布线以及Virtex-5 FPGA上的验证，结果证明：本设计能够完全满足SATA2．0相关开发时序及功能上的要求。实际上，逻辑设计人员利用Virrex-5 RocketIOTM GTP进行其他高速串行传输接口的开发时，也可以借鉴此设计思想。