一种用于频率驾驭系统的快速捕获锁相环设计
电子技术应用
常健，郭永刚，蔡志伟，王世伟，陆昉
中国空间技术研究院 兰州空间技术物理研究所， 甘肃 兰州 730000
摘要：锁相环是一种能够完成两个信号相位同步的负反馈控制系统，其滤波作用可以使其通频带很窄，且自动跟踪输入频率，因此锁相环常用于原子钟、频标驯服系统以及时间同步系统中，是通信、卫星导航以及电子测量系统的重要组成部分。锁相环中相位噪声和捕获时间是两个相互制约的指标，在减少锁相环捕获时间的同时抑制相位噪声是目前锁相环技术研究中的重要问题之一。针对这一问题，基于模拟锁相环的基本理论和构成，根据环路带宽和捕获时间的数学关系，设计出一种辅助捕获电路，并应用于铷铯组合钟的频率驾驭模块。此电路可根据检相输出信号动态调整环路滤波器的阻值以改变环路带宽，从而实现快速捕获。实验表明，所设计的快速捕获锁相环的捕获时间为5.71 ms@1 Hz，锁相环输出信号杂波抑制优于-90 dBc，谐波抑制优于-55 dBc。
中图分类号：TN911.8 文献标志码：A DOI: 10.16157/j.issn.0258-7998.234094
中文引用格式：常健，郭永刚，蔡志伟，等. 一种用于频率驾驭系统的快速捕获锁相环设计[J]. 电子技术应用，2024，50(2)：111-116.
英文引用格式：Chang Jian，Guo Yonggang，Cai Zhiwei，et al. Design of a fast-acquisition phase-locked loop for frequency control systems[J]. Application of Electronic Technique，2024，50(2)：111-116.
中文引用格式：常健，郭永刚，蔡志伟，等. 一种用于频率驾驭系统的快速捕获锁相环设计[J]. 电子技术应用，2024，50(2)：111-116.
英文引用格式：Chang Jian，Guo Yonggang，Cai Zhiwei，et al. Design of a fast-acquisition phase-locked loop for frequency control systems[J]. Application of Electronic Technique，2024，50(2)：111-116.
Design of a fast-acquisition phase-locked loop for frequency control systems
Chang Jian，Guo Yonggang，Cai Zhiwei，Wang Shiwei，Lu Fang
Lanzhou Institute of Physics， China Academy of Space Technology， Lanzhou 730000， China
Abstract：Phase-locked loop (PLL) is a negative feedback control system that can achieve phase synchronization of two signals. Its filtering effect can make its passband narrow, and its output frequency automatically track the input frequency. Phase locked loops are often used in atomic clocks, frequency standard taming systems, and time synchronization systems. PLL is an important component of communication, satellite navigation, and electrical measurement systems. Phase noise and acquisition time are two mutually constraining indicators in a PLL. Reducing the frequency acquisition time of a PLL while suppressing phase noise is one of the important issues in current research on phase-lock techniques. To solve this problem, this paper designs an auxiliary acquisition circuit based on the basic theory and composition of analog PLL and the mathematical relationship between loop bandwidth and acquisition time.
Key words :PLL；phase noise；acquisition
引言
锁相环技术广泛应用于通信、导航、医疗、国防军工以及天文观测等各个领域，这些领域的发展对锁相环路的指标提出了更高的要求，因此开展锁相环技术研究具有重要意义[1-2]。模拟锁相环主要由检相器、环路滤波器和压控晶振(Voltage Controlled Oscillator，VCO)三部分构成。捕获时间是指环路从非锁定状态进入锁定状态所需时间，是锁相环的主要指标之一[3]。传统模拟锁相环的捕获时间取决于输入频率跳变的大小以及环路带宽，增大环路带宽可以加速环路锁定，但会降低环路对杂波和相位噪声的抑制，甚至导致环路不稳定，因此如何加速环路锁定且保证环路对杂波、谐波和相位噪声的抑制是锁相环技术研究的重要方向之一。
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