Concurrent Multi-die Optimization物理实现方案的应用-AET-电子技术应用

Concurrent Multi-die Optimization物理实现方案的应用

2023年电子技术应用第8期

黄彤彤1，2，陈昊1，2，武辰飞1，2，许立新3，徐国治3，李玉童3，周国华1，2，欧阳可青1，2

（1.射频异质异构集成全国重点实验室（中兴通讯股份有限公司），广东深圳 518055； 2.深圳市中兴微电子技术有限公司，广东深圳 518055；3.上海楷登电子科技有限公司，上海 200126）

摘要：随着芯片制造工艺不断接近物理极限，使用多die堆叠的3DIC Chiplets设计已经成为延续摩尔定律的最佳途径之一。Integrity 3D-IC平台将设计规划、物理实现和系统分析统一集成于单个管理界面中，为3D设计提供了系统完善的解决方案。其中传统的die-by-die流程在3D结构建立后分别对两个die进行2D物理实现，同时工具也开发了多die协同（concurrent multidie）的物理实现流程，并行式进行多颗die的布局布线。此工作在实际项目中，使用Cadence Integrity 3D-IC 工具，针对性地建立concurrent multidie的流程，将两颗die在同一个设计中实现并行摆放、3D结构单元（Hybrid Bonding bump）的位置优化、时钟树综合和绕线。协同优化的3D物理实现方案相比于die-by-die方案在设计整体结果上有更好的表现。

关键词： Integrity3D-IC 多芯片协同摆放 3DIC

中图分类号：TN402 文献标志码：A DOI: 10.16157/j.issn.0258-7998.239801
中文引用格式：黄彤彤，陈昊，武辰飞，等. Concurrent Multi-die Optimization物理实现方案的应用[J]. 电子技术应用，2023，49(8)：30-35.
英文引用格式：Huang Tongtong，Chen Hao，Wu Chenfei，et al. Application of concurrent multi-die optimization method in physically implematation[J]. Application of Electronic Technique，2023，49(8)：30-35.

Application of concurrent multi-die optimization method in physically implematation

Huang Tongtong1，2，Chen Hao 1，2，Wu Chenfei1，2，Xu Lixin3，Xu Guozhi3，Li Yutong3， Zhou Guohua1，2，Ouyang Keqing1，2

(1.State Key Laboratory of Radio Frequency Heterogeneous Integration（ZTE Corporation），Shenzhen 518055， China； 2.Sanechips Technology Co.， Ltd.， Shenzhen 518055， China；3.Cadence Design System Inc.， Shanghai 200126， China)

Abstract：As the chip manufacturing process is approaching the physical limits, multidie stacked 3DIC Chiplets design has become one of the best ways to continue Moore's Law. Integrity 3D-IC platform integrates design planning, physical implementation, and systematic analysis into one single management interface, providing a comprehensive solution for 3DIC design. In conventional die-by-die flow, after 3D structure is established，two or more dies are implemented phsically and independently. Besides, the tool supports concurrent multidie implementation flow with placement and routing simultaneously in two dies. This work uses Cadence Integrity 3D-IC to establish concurrent multidie implementation flow, including parallel two-die placement , 3D unit (Hybrid Bonding bump) position optimization, clock tree synthesis and routing. The results show the comprehensive performance of concurrent PnR flow is better than die-by-die flow.

Key words :Integrity 3D-IC；concurrent multidie placement；3DIC

0　引言

摩尔定律所带来的规模复杂性推动了开云棋牌官网在线客服行业迅速发展，晶体管数量增加使得单芯片的功能增加、性能提升。当摩尔定律放缓，系统复杂性持续增加，制造工艺不断接近材料的物理极限时，依靠开云棋牌官网在线客服的制程微缩提升芯片性能的模式愈发艰难。集成电路的设计发展逐渐从传统的二维平面转向三维立体，多die堆叠的3DIC设计已经成为推动后摩尔时代发展的重要途径之一[1]。3D堆叠指两颗或多颗芯粒通过特殊的工艺结构在垂直方向上直接堆叠[2]，从而实现芯粒之间及与外部的信号连接，常见的有通过硅通孔（Through Silicon Via，TSV）的面对背（Face-to-Back）堆叠形式，或通过微凸点（Microbump）或混合键合凸点（Hybrid-Bonding Bump，HB Bump）的面对面（Face-to-Face）堆叠形式[3-5]。3DIC能够将不同工艺制程、不同功能的芯片封装整合，实现更高水平的集成，通过垂直互联的短距离和高密度提供更大的通信带宽，从而使芯片系统具有更佳的性能表现，在异构计算、神经网络、汽车电子、数据中心等领域展现出广阔的应用前景。

CadenceIntegrity 3D-IC平台是面向异构和同构2.5D及3D多芯粒堆叠式设计的系统规划、物理实现和验证分析统一集成的综合解决方案。工具对3DIC的系统级设计提供了多种实现方案，包括系统设计——单die实现的die-by-die流程，以及多die协同（concurrent multidie）的物理实现流程[6-7]。其中die-by-die流程是在3D结构创建后分别对两个die进行2D物理实现，而concurrent multidie流程通过对两个die的协同布局布线（Place and Route，PnR）及3D结构单元（HB/TSV）的位置优化，为芯片体系提供更加系统完备的约束信息，为设计整体的时序和功耗优化提供有利条件。

本工作基于Cadence Integrity 3D-IC工具，搭建了 concurrent multidie的物理实现流程，通过协同优化PnR的方式为该3D设计提供了全新可实现的后端方案，并对die -by-die方案和concurrent方案的实现结果进行系统性评估，为后续延续性的设计提供良好的经验。

本文详细内容请下载：https://www.chinaaet.com/resource/share/2000005477

作者信息：

黄彤彤1，2，陈昊1，2，武辰飞1，2，许立新3，徐国治3，李玉童3，周国华1，2，欧阳可青1，2

（1.射频异质异构集成全国重点实验室（中兴通讯股份有限公司），广东深圳 518055；2.深圳市中兴微电子技术有限公司，广东深圳 518055；3.上海楷登电子科技有限公司，上海 200126）

微信图片_20210517164139.jpg

原创声明：此内容为AET网站原创，未经授权禁止转载。

相关内容