kaiyun官方注册
您所在的位置: 首页> 人工智能> 业界动态> Cadence 推出 Joules RTL Design Studio,将 RTL 生产力和结果质量提升到新的高度

Cadence 推出 Joules RTL Design Studio,将 RTL 生产力和结果质量提升到新的高度

2023-07-17
来源:Cadence
关键词: cadence RTL AI

  内容提要

  ·将RTL收敛速度加快 5 倍,结果质量改善 25%

  ·RTL 设计师可快速准确地了解物理实现指标,根据提供的指引有效提升 RTL 性能

  ·与CadenceCerebrus 和 Cadence JedAIPlatform 集成,实现 AI 驱动的 RTL 优化

  中国上海,2023 年 7 月 17 日 —— 楷登电子(美国 Cadence 公司,NASDAQ:CDNS)近日宣布推出 Cadence®Joules™ RTL Design Studio---这款新的解决方案可为用户提供实用的洞察,有助于加快寄存器传输级(RTL)设计和实现流程。前端设计人员可以在一个统一的界面使用数字设计分析和调试功能,在进入实现阶段之前全面优化 RTL 设计。借助这一解决方案,用户可以通过 Cadence 领先的 AI 产品系列,利用生成式 AI 进行 RTL 设计探索和大数据分析。Joules RTL Design Studio 有助于用户快速准确地得出物理估计值,最多可将 RTL 生产力提升 5 倍,并实现高达 25% 的结果质量(QoR)改善。

43.JPG

  Joules RTL Design Studio 扩充了 Cadence 现有的 Joules RTL Power Solution 解决方案,通过增加对功率、性能、面积和拥塞(PPAC)的可见性,覆盖了物理设计的方方面面。此外,这款新工具还附带一系列有助于提升生产力的功能和优势,包括:

  ·独树一帜的智能 RTL 调试辅助系统:提供早期 PPAC 指标,在整个设计周期(逻辑、物理、生产实现)内提供实用的调试信息,帮助工程师进行假设分析,探索潜在的解决方案,尽量减少迭代,提升设计性能。

  ·依托成熟引擎:Joules RTL Design Studio与 Innovus™ Implementation System、Genus™ Synthesis Solution 和 Joules™ RTL Power Solution 共用相同的强大引擎,用户可通过同一个 GUI 访问所有分析和设计探索功能,优化结果质量。

  ·集成强大的 AI 技术:Joules RTL Design Studio 与生成式 AI 解决方案 Cadence Cerebrus™ Intelligent Chip Explorer 集成,用于探索不同的设计空间场景,如布线图优化、权衡频率和电压。此外,Cadence Joint Enterprise Data and AI (JedAI) Platform 可针对不同的 RTL 版本或前几代项目进行趋势和洞察分析。

  ·集成 lint 检查器:工程师可以循序渐进地运行 lint 检查器,提前排除数据和设置问题,减少错误并缩短设计完成时间。

  ·统一界面:给 RTL 设计人员带来了友好高效的使用体验,反馈物理实现情况,定位并分类违例问题,分析瓶颈所在,以及 RTL、原理图和 layout 交互查询。

  “现在,RTL 设计人员可以快速获取 PPAC 调试所需的所有物理信息。以往,他们只能等到实现阶段才能获得这些信息,而这个过程短则几天,长则数周,”Cadence 高级副总裁兼数字与签核事业部总经理 Chin-Chi Teng 博士表示,“Joules RTL Design Studio 让设计人员可以尽早发现并及时解决各种挑战,最终加快产品上市。我们的此番努力再次兑现了我们的初始目标:将 RTL 收敛速度提升 5 倍,并实现 25% 的结果质量改善。”

  Joules RTL Design Studio 是更广泛的 Cadence 数字全流程的一部分,助力客户加快设计收敛。新推出的工具和更广泛的流程支持公司的智能系统设计(Intelligent System Design?)战略,旨在实现系统级芯片(SoC)卓越设计。

  客户反馈:

  “我们的工程师实现了高效的分析,将生产力提高了 2-3 倍,大大减少了 RTL 设计师和实现团队之间的迭代。Joules RTL Design Studio 为我们提供了一种强大、高效的方法,使我们可以根据逻辑和物理原因查找时序违例问题并对其进行分类,还可以执行瓶颈分析,对 RTL、原理图和 layout 进行交叉查询。与我们之前使用的从前至后的设计流程相比,我们现在能够更早发现设计问题。将其与 Cadence 数字全流程(Genus Synthesis Solution、Innovus Implementation System 和 Tempus Timing Signoff Solution)一起使用,有助于显著缩短我们的设计工期。除了目前正在进行的设计外,我们还计划使用 Joules RTL Design Studio 来提高未来项目的设计效率。”

  - Shunji Katsuki, general manager, SoC System Development Division, Global Development Group,Socionext

  “我们的 RTL 设计团队致力于打造优异的硅产品,以更高的性能和更低的功耗提供更智能的用户体验。要想实现这一目标,他们需要基于对功率、性能、面积和拥塞的早期估计做出设计决策。Joules RTL Design Studio 能够实现精确的物理原型验证,让我们的设计人员可以信心满满地大胆创新,减少了前端和后端团队之间的迭代,因此联发科可以更快地将各种独具优势的产品推向市场。”

  -Harrison Hsieh,

  senior general manager of Silicon Product Development, MediaTek

  “在设计周期的早期阶段找到 RTL 瓶颈对于 IP 开发至关重要,这有助于实现快速更新,提高 RTL 质量并改善 PPA 结果。特别是对于 Arm,Joules RTL Design Studio 可以帮助我们找到与拥塞和深层逻辑相关的问题所在,从而节省寻找根本原因的大量时间。”

  -Mark Galbraith, vice president of Productivity Engineering,Arm

  “随着系统级芯片的功耗密度不断增加,高能效设计的重要性与日俱增。为此,我们在进一步增强 RTL 层面的优化方面付出了不懈努力。现在,通过利用 Cadence 的 Joules RTL Design Studio,我们能够在设计阶段的早期进行高效准确的功率细化分析。它能够进行功耗预测,助力我们快速完成 RTL 优化迭代,确保设计团队显著加速 RTL 优化。”

  -Zejian CAI,COT Methodology,T-Head, Alibaba



更多精彩内容欢迎点击==>>电子技术应用-AET<<

mmexport1621241704608.jpg

本站内容除特别声明的原创文章之外,转载内容只为传递更多信息,并不代表本网站赞同其观点。转载的所有的文章、图片、音/视频文件等资料的版权归版权所有权人所有。本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如涉及作品内容、版权和其它问题,请及时通过电子邮件或电话通知我们,以便迅速采取适当措施,避免给双方造成不必要的经济损失。联系电话:010-82306116;邮箱:aet@chinaaet.com。
Baidu
map