基于OCP的轻量级多主从跨时钟域片上总线设计
2023年电子技术应用第2期
赵嘉禾，宋润泉，许惟超，王贇皓，张旋
上海航天电子技术研究所，上海 201109
摘要：开放芯核协议（Open Core Protocol，OCP）总线可被应用于将IP核功能与接口解耦，实现IP核的即插即用。针对OCP连接到异步时钟域时的同步问题，改进设计了轻量化的同步接口，在同步化控制信息的同时降低了跨时钟域缓存数据导致的硬件消耗。为解决点到点的OCP总线的扩展性不足的缺陷，将设计的跨时钟域OCP总线部署于共享总线互联的高级高性能总线（AMBA High-performance Bus，AHB），实现了多主从多时钟域传输。仿真和验证表明，设计的改进跨时钟域OCP-AHB总线可以正确传输数据，可用于其他工作的快速部署。
中图分类号：TN401
文献标志码：A
DOI: 10.16157/j.issn.0258-7998.223103
中文引用格式：赵嘉禾，宋润泉，许惟超，等. 基于OCP的轻量级多主从跨时钟域片上总线设计[J]. 电子技术应用，2023，49(2)：45-49.
英文引用格式：Zhao Jiahe，Song Runquan，Xu Weichao，et al. A clock domain crossing multi-master-slave lightweight on-chip bus based on OCP[J]. Application of Electronic Technique，2023，49(2)：45-49.
文献标志码：A
DOI: 10.16157/j.issn.0258-7998.223103
中文引用格式：赵嘉禾，宋润泉，许惟超，等. 基于OCP的轻量级多主从跨时钟域片上总线设计[J]. 电子技术应用，2023，49(2)：45-49.
英文引用格式：Zhao Jiahe，Song Runquan，Xu Weichao，et al. A clock domain crossing multi-master-slave lightweight on-chip bus based on OCP[J]. Application of Electronic Technique，2023，49(2)：45-49.
A clock domain crossing multi-master-slave lightweight on-chip bus based on OCP
Zhao Jiahe，Song Runquan，Xu Weichao，Wang Yunhao，Zhang Xuan
Shanghai Aerospace Electronic Technology Institute， Shanghai 201109， China
Abstract：The open core protocol (OCP) bus can be applied to decouple IP core functions and the interfaces to realize the plug-and-play function. Aiming at the synchronization problem when the OCP is connected to asynchronous clock domain, a lightweight synchronization interface is developed, which not only synchronizes the control signals but also reduces the hardware consumption caused by data buffer across the clock domain. In view of the scalability of the point-to-point OCP bus, the enhanced clock-domain-crossing OCP bus is deployed on the AMBA High-performance Bus (AHB)，which is interconnected by the shared bus, in order to realize multi-master-slave multi-clock transmission. It is proved by simulation that the enhanced clock-domain-crossing OCP-AHB bus can transmit data correctly, which is able to be rapidly deployed in the next step.
Key words :system on chip；clock domain cross；multiple master slave；open core protocol
0 引言
片上系统（System on Chip，SoC）的出现允许设计者将完整的系统集成到一块芯片上。由于系统复杂度和市场带来的压力，设计者不会独立开发完整的SoC，而是倾向于复用已设计好的功能模块或购买其他公司的知识产权（Intellectual Property，IP）核，以便于在高层级构建系统。SoC中的IP核通过片上总线相互连接，片上总线的性能直接影响IP核互联效率。目前常用的片上总线标准包括高级微控制器总线结构（Advanced Microcontroller Bus Architecture，AMBA）总线、开放芯核协议（Open Core Protocol，OCP）总线等[1]。
然而，一方面SoC集成的功能块功能的多样性使得不同功能块之间的时钟频率并不统一；另一方面，在当下的深亚微米乃至纳米级CMOS工艺设计的集成电路中，受时序不稳定性的影响，几乎不可能做到全局时钟同步[2-3]。因此现今SoC往往采取各种形式的全局异步本地同步的方式进行系统设计。在保证IP核即插即用的前提下，不同频率时钟域下的IP核在同步总线的数据交换就成为一大难题。解决这一问题的常用方案是采用若干个异步存储器，对地址或数据信息等进行缓存[4-5]，但这不可避免地带来额外的硬件开销。
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作者信息：
赵嘉禾，宋润泉，许惟超，王贇皓，张旋
（上海航天电子技术研究所，上海 201109）
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