一种用于PCIe多通道的De-skew电路设计
2022年电子技术应用第11期
王可扬，吉 兵，屈凌翔
中国电子科技集团公司第五十八研究所，江苏 无锡214072
摘要：在PCIe多通道数据传输过程中，当各通道数据到达时间不一致时，会引入相位偏移(Skew)问题。为了保证每条通道的接收端能够同时且正确处理接收到的数据，需要对传输数据进行预处理。提出了一种De-skew逻辑电路，利用同步FIFO实现了多通道的De-skew，完成了相应的逻辑设计。并利用UVM以及VIP技术搭建了验证平台，测试结果验证了设计的正确性和可行性。与其他常用解决方案对比表明，该逻辑设计具有全面性、优越性和可复用性。
中图分类号：TN402
文献标识码：A
DOI：10.16157/j.issn.0258-7998.222775
中文引用格式：王可扬，吉兵，屈凌翔. 一种用于PCIe多通道的De-skew电路设计[J].电子技术应用，2022，48(11)：63-66，73.
英文引用格式：Wang Keyang，Ji Bing，Qu Lingxiang. De-skew circuit design for PCIe multi-lane[J]. Application of Electronic Technique，2022，48(11)：63-66，73.
文献标识码：A
DOI：10.16157/j.issn.0258-7998.222775
中文引用格式：王可扬，吉兵，屈凌翔. 一种用于PCIe多通道的De-skew电路设计[J].电子技术应用，2022，48(11)：63-66，73.
英文引用格式：Wang Keyang，Ji Bing，Qu Lingxiang. De-skew circuit design for PCIe multi-lane[J]. Application of Electronic Technique，2022，48(11)：63-66，73.
De-skew circuit design for PCIe multi-lane
Wang Keyang，Ji Bing，Qu Lingxiang
China Electronics Technology Group Corporation No.58 Research Institute，Wuxi 214072，China
Abstract：In the process of multi-lane data transmission in PCIe, when the arrival time of data in each lane is inconsistent, the issue of skew will be introduced. In order to ensure that the receiver of each lane can process the received data simultaneously and correctly, it is necessary to preprocess the transmitted data. This paper presents a De-skew logic circuit, which explains how to use synchronous FIFO to realize multi-lane De-skew and complete the corresponding logic design. UVM and VIP technology are used to build a verification platform, the test results verify the correctness and feasibility of the design.Compared with other common solutions, the logic design has comprehensiveness, advantages and reusability.
Key words :PCIe；De-skew；mult-lane；FIFO
0 引言
PCI-Express(Peripheral Component Interconnect Express，PCIe)作为第三代高性能通用I/O总线技术，可以视作是PCI总线的改进版本。它不单继承了PCI的一些良好特性，实现了PCI总线协议全部软件的向下兼容[1-2]，同时，在总线结构上进行了革命性的改变：一是从并行式变为了串行式，二是采用了点对点的互连技术[3]。此外，PCIe也支持如热插拔、功耗管理、质量服务等高级特性[4]。
目前PCIe5.0可支持最快32 GT/s的传输速率，同时，不仅支持单通道数据传输，也可以支持2路、4路、甚至32路的多通道数据传输。然而，在PCIe进行多通道数据传输时，即使使用同样的时钟源从发送端进行数据发送，如果不在接收端进行处理，仍然无法保证所有通道的数据能够同时抵达接收端[5]。因此各个通道间就会存在时差，这是因为实际电路中存在数据的传输延时。导致延时的因素有：(1)各通道信号线的长度不同；(2)线路板在印刷时的阻抗存在差别；(3)由于数据的串化和解串引入延迟；(4)外部因素例如温度的影响等[6-7]。
因为各通道的延时来源不尽相同，必然会使得各通道上的延时也有所区别。这也给消除多通道数据传输的延时误差带来了更大的设计压力。图1所示为以四通道为例的情况。
本文详细内容请下载：https://www.chinaaet.com/resource/share/2000005006。
作者信息：
王可扬，吉 兵，屈凌翔
(中国电子科技集团公司第五十八研究所，江苏 无锡214072)
此内容为AET网站原创，未经授权禁止转载。