引言：我们继续介绍FPGAPCB设计相关知识，本章介绍7系列FPGA的配电系统（PDS），包括去耦电容器的选择、放置和PCB几何结构，并为每个7系列FPGA提供了一种简单的去耦方法。另外，还介绍了PDS的基本设计原则，以及仿真和分析方法。本章包括以下部分：

　　PCB去耦电容器

　　基本PDS原则

　　仿真方法

　　PDS测量

　　噪声故障排除

1. PCB去耦电容

　　1.1 各型FPGA器件推荐的PCB去耦电容

　　表1-1~1-4分别列出了适用于Spartan®-7器件、 Artix^TM-7器件、 Kintex^TM-7以及Virtex^TM-7器件的去耦网络电容参数。在表1-1、表1-2、表1-3和表1-4中，PCB去耦电容器的优化数量假设电压调节器具有稳定的输出电压并满足稳压器制造商的最小输出电容要求。

　　可以使用这些表中所示方法以外的去耦方法，但去耦网络的设计应满足或超过此处所示简单去耦网络的性能。在100 KHz到10 MHz的频率范围内，备用网络的阻抗必须小于或等于推荐网络的阻抗。

　　由于设备电容要求随CLB和I/O利用率的变化而变化，因此基于非常高的利用率以每个器件为基础提供PCB去耦指南，以便涵盖大多数用例。资源使用（部分）包括：

　　1.80% of LUTs and registers at 245 MHz

　　2.80% block RAM and DSP at 491 MHz

　　3.50% MMCM and 25% PLL at 500 MHz

　　4.100% I/O at SSTL 1.2/1.35 at 1,200/800 MHz

　　Xilinx的XPE工具可以用于估计每个电源的电流，DS189、DS181、DS182、DS183文档分别为Spartan-7、Artix-7、Kintex-7和Virtex-7器件提供各种电源轨DC和AC电气开关特性。PCB设计师应确保交流（AC）纹波加上电压调节器的直流（DC）误差不超过工作范围。本用户指南中显示的电容器数量基于以下假设：

　　VCCINT电压允许范围：3%；

　　假设DC误差：1%；

　　因此，允许的AC纹波：3% - 1% = 2%

　　利用2% AC纹波和XPE软件工具对上述资源利用率的电流估计值计算目标阻抗，以得出电容器建议值。

　　VCCINT、VCCAUX和VCCBRAM电容器列为每个器件使用的数量，而VCCO电容器列为每个I/O组的数量。当使用这些推荐的网络时，所有设备在充分利用率下的设备性能是等效的。

　　注意：表1-1~1-4没有提供GTP、GTX和GTH收发器电源去耦要求，对于收发器去偶设计要求需要参考各收发器对应的用户指导手册。对于补充本用户指南的综合原理图检查清单，请参考文档XMP277，该文档给出了详细的原理图设计要求（关注公众号 FPGA技术实战，回复 SCH01，下载该文件）。

　　表1-1：每个器件所需的PCB电容器数量：Spartan-7器件

　　表1-2：每个器件所需的PCB电容器数量：Artix-7器件

　　表1-3：每个器件所需的PCB电容器数量：Kintex-7器件

　　表1-4：每个器件所需的PCB电容器数量：Virtex-7器件

　　说明：

　　PCB电容器规格见表1-5。

　　总计包括所有电源所需电容器，但MGT电源MGTAVCC、MGTVCAUX和MGTAVTT除外，这些在7系列FPGA收发器用户指南中。

　　请参阅UG471，7系列FPGA SelectIO资源用户指南，了解VCCAUX_IO 电源轨规范的说明，以了解在每个VCCAUX_IO组中哪些I/O组被分组在一起。请参阅UG475，7系列FPGA封装和引脚产品规范，以了解在每个VCCAUX_IO组中哪些I/O组被分组在一起。

　　当由相同电压供电时，最多四个VCCO组需要一个47μF（或100μF）电容器。

　　如果为每组的VCCAUX_IO列出N/A，则这些组件没有HP I/O组或VCCAUX_IO引脚。

　　去耦电容器覆盖约100kHz。

1.2 电容要求

　　表1-5规定了表1-1、表1-2、表1-3和表1-4中电容的电气特性，并遵循了可接受替代的指南。为这些电容器规定的等效串联电阻（ESR）范围可以过大。然而，这需要对产生的配电系统阻抗进行分析，以确保不会产生谐振阻抗尖峰。

　　表1-5 PCB电容特性要求

　　说明：

　　容值可以大于指定值。

　　电容尺寸可以小于指定值。

　　ESR必须在指定范围内。

　　额定电压可以高于规定值。

　1.3 Bulk电容考虑规则

　　大容量电容器（D，1210）的目的是覆盖电压调节器截止工作和封装陶瓷电容器开始工作之间的低频范围。如表1-1、表1-2、表1-3和表1-4所示，所有FPGA电源都需要大容量电容器。

　　选择表1-5中规定的氧化钽和氧化铌电容器作为其值和控制ESR值。它们也符合ROHS标准。如果使用其他制造商的钽、氧化铌或陶瓷电容器，用户必须确保其符合表2-5的规范，并通过模拟、S参数寄生提取或台架测试进行适当评估。

　　注：用陶瓷电容器代替钽电容器，在交流负载下有效电容值可降低50%左右。

　　有时，许多I/O组由相同的电压（例如1.8V）供电，建议的指南要求使用多个大容量电容器。更大的7系列FPGA中的VCCINT、VCCAUX、VCCAUX_IO和VCCBRAM也是如此。如果合并电容器（ESR和ESL）的电气特性与推荐电容器并联组合的电气特性相同，则这些较小的电容器可以合并为较少（较大值）的电容器。

　　对于大多数VCCO、VCCINT、VCCAUX、VCCAUX_IO和VCCBRAM电容器的整合，具有足够低ESL和ESR的大型钽电容器是可用的。

　　1.4 PCB电容放置和贴装技术

　　PCB Bulk电容

　　大容量电容器（D，1210）可能很大，有时很难靠近FPGA放置。幸运的是，这不是问题，因为大容量电容器覆盖的低频能量对电容器位置不敏感。大容量电容器几乎可以放置在PCB上的任何地方，但最好的放置位置尽可能靠近FPGA。电容器安装应遵循正常的印刷电路板布局做法，倾向于短和宽的形状连接到多通孔的电源平面。

　　0805和0603陶瓷电容器

　　0805和0603电容覆盖中频范围。位置对他们的表现有一定的影响。电容器应尽可能靠近FPGA。任何放置在器件负载点两个电气英寸以内的位置都是可以接受的。电容安装（焊盘、走线和过孔）应针对低电感进行优化。过孔应直接与焊盘对接。通孔可以位于焊盘的端部（见图1-1B），但最好位于焊盘的侧面（见图1-1C）。焊盘侧面的通孔位置通过增加一个通孔与另一个通孔之间的互感耦合来降低安装的总寄生电感。双通孔可以放置在焊盘的两侧（见图1-1D），以获得更低的寄生电感，大封装电容（1206或以上封装）推荐两侧放置通孔或者放置大通孔。

　　图1-1：电容器接地和安装几何形状示例

　　2 PDS基本原理

　　本小节讨论了PDS的用途及其组成部分的性质，还描述了电容器放置、电容器安装、PCB几何结构和PCB堆叠方面的建议。

　　2.1 噪声限值

　　正如系统中的器件对电源系统消耗的电流大小有要求一样，对电源系统的纯净度也有要求。此纯净度要求规定了电源上存在的最大噪声量。大多数数字器件，包括所有7系列FPGA，要求VCC电源的波动不超过器件数据表中规定的规格。

　　数字器件消耗的功率随时间而变化，并且这种变化发生在所有频率标度上，因此需要宽带PDS来维持电压稳定。

　　功耗的低频变化通常是器件或大部分设备启用或禁用的结果。这种差异发生在从毫秒到天的时间范围内。

　　功率消耗的高频变化是器件内部单个开关事件的结果。这发生在时钟频率和时钟频率的前几个谐波的尺度上，高达约5Ghz。

　　由于VCC的电压电平是固定的，所以不断变化的功率需求表现为不断变化的电流需求。PDS必须在电源电压变化尽可能小的情况下适应这些电流消耗的变化。

　　当器件中的电流消耗发生变化时，PDS无法立即响应该变化。因此，在PDS响应之前，设备上的电压会发生短暂的变化。导致这种PDS滞后的两个主要原因与PDS的两个主要部件相对应：电压稳压器和去耦电容器。

　　PDS的第一个主要部件是电压稳压器。电压稳压器观察其输出电压并调整其提供的电流大小，以保持输出电压恒定。大多数常见的电压稳压器在毫秒到微秒之间进行这种调整。电压稳压器有效地维持从直流到几百kHz的所有频率事件的输出电压，这取决于稳压器（有些在低MHz下有效调节）。对于频率高于此范围的瞬态事件，在稳压器响应新的电流需求水平之前存在一个时间滞后。

　　例如，如果器件的电流需求在几百皮秒内增加，器件上的电压会下降一定量，直到稳压器能够调整到新的、更高水平的所需电流。这种滞后可以持续几微秒到几毫秒。在这段时间内，需要另一个元件来代替稳压器，以防止电压下降。

　　第二个主要的PDS部件是去耦电容器（也称为旁路电容器）。去耦电容器作为器件的局部储能。电容器不能提供直流电，因为它只储存少量的能量（稳压器提供直流电）。当地的能源储存应该对当前不断变化的需求做出非常迅速的反应。电容器有效地保持电源电压在数百KHz至数百MHz的频率（毫秒至纳秒范围）。分立去耦电容器对于发生在该范围以上或以下的事件没有用处。

　　例如，如果器件中的电流需求在几皮秒内增加，那么器件上的电压会下降一定量，直到电容器能够向器件提供额外的电荷。如果器件中的电流需求在数毫秒内保持这一新水平，稳压器电路与去耦电容器并联工作，通过改变电容器的输出来替代电容器，以提供新的电流水平。

　　图1-2显示了PDS的主要组件：稳压器、去耦电容器和有源器件（FPGA）。

　　图1-3显示了一个简化的PDS电路，其所有负载功耗由一个频率相关电阻器表示。

　　2.2 电感特性

　　电感是电容器和PCB电流通路的特性，可以减缓电流的变化。电感使电容器不能对瞬态电流或频率高于其有效范围的变化作出瞬时响应的原因。

　　PDS由一个稳压器和多级去耦电容器组成，可满足设备电流需求，并在必要时快速响应电流瞬变，以将电压维持在规定范围内。当这些电流需求得不到满足时，设备电源上的电压就会发生变化。这被视为噪声。电容器电流路径中的电感应最小化，因为它阻碍了去耦电容器快速响应不断变化的电流需求的能力。

　　电感发生在FPGA器件和电容器之间以及电容器和稳压器之间（见图2-2）。这些寄生电感存在于电容器和所有PCB电流路径中。重要的是要尽量减少这些寄生电感。

　　2.3 电容寄生电感

　　电容值通常被认为是电容器最重要的特性。在电源系统应用中，寄生电感（ESL）具有相同或更大的重要性。电容器封装尺寸决定了寄生电感的大小。小封装电容器通常具有比大封装电容器更低的寄生电感。

　　去耦电容器的选择要求：

　　对于特定的电容值，选择可用的最小封装。

　　对于特定的封装尺寸（基本上是固定的电感值），选择该封装中可用的最高电容值。

　　表面贴装芯片电容器是可用的最小电容器，是分散去耦电容器的良好选择：

　　对于从100μF到非常小的值（如0.01μF），通常使用X7R或X5R型陶瓷电容器。这些电容器具有低寄生电感和低ESR，具有可接受的温度特性。

　　对于较大的值，如47μF至1000μF，通常使用钽电容器。这些电容器具有较低的寄生电感和中等的ESR，使其具有较低的Q因数，因此有效频率范围非常广。

　　如果钽电容器不可用或无法使用，则可以使用低ESR、低电感电解电容器，前提是它们具有相当的ESR和ESL。其他具有类似特性的新技术也可用（Os-Con、POSCAP和聚合物电解SMT）。

　　任何类型的实际电容器不仅具有电容特性，而且具有电感和电阻特性。图1-4显示了实际电容器的寄生模型。一个真正的电容器应该被视为RLC电路（一个由电阻（R）、电感器（L）和电容器（C）串联而成的电路）。

　　图1-4：真实、非理想电容器的寄生

　　图1-5显示了实际电容器的阻抗特性。在这个图上叠加的是电容器电容和寄生电感（ESL）的对应曲线。这两条曲线结合起来形成RLC电路的总阻抗特性。

　　随着电容值的增加，电容曲线向下和向左移动。随着寄生电感的减小，电感曲线向下向右移动。因为特定封装中电容器的寄生电感是固定的，所以特定封装中电容器的电感曲线保持不变。

　　由于在同一个封装中选择了不同的电容值，电容曲线相对于固定电感曲线上下移动，如图1-6所示。

　　通过增加电容器的值可以降低低频电容器的阻抗；通过减小电容器的电感可以降低高频电容器的阻抗。虽然可以在固定封装中指定更高的电容值，但如果不并联更多的电容器，则不可能降低电容器（在固定封装中）的电感。并联使用多个电容器将寄生电感相除，同时将电容值相乘。这同时降低了高频和低频阻抗。

　2.4 PCB电流通路电感

　　PCB中电流路径的寄生电感有三个不同的来源：

• 　　电容器安装

• 　　PCB电源和接地层

• 　　FPGA安装

　　电容安装电感

　　电容器安装指的是电容器在PCB上的焊盘，焊盘和通孔之间的走线（如果有的话），以及通孔。

　　两端电容器的通孔、走线和电容器安装焊盘根据具体的几何结构产生的电感在300 pH到4 nH之间。

　　因为电流通路的电感与电流所经过的回路面积成正比，所以使回路尺寸最小化是很重要的。回路包括通过一个电源平面的路径，向上通过一个通孔，通过连接走线到接地，通过电容器，通过另一个接地和连接走线，向下通过另一个通孔，然后进入另一个平面，如图1-7所示。

　　连接走线长度对安装的寄生电感有很大影响，如果使用，应尽可能短和宽。在可能的情况下，不应使用连接走线，通过过孔直接下地。将过孔放置在电容器接地的一侧或将过孔数量增加一倍，进一步降低了安装的寄生电感。

　　一些PCB制造工艺允许焊盘中的通孔几何形状，这是减少寄生电感的一种选择。对于超低电感电容器，每个焊盘使用多个通孔是很重要的，例如在电容器体的侧面而不是端部放置宽端子的反向纵横比电容器。

　　PCB布局工程师通常试图通过在多个电容器之间共享通孔来将更多的部件挤压到一个小区域中。在任何情况下都不应该使用此技术。当第二个电容器连接到现有电容器的电容器时，PDS的改善非常小。

　　电容器安装（接地、走线和过孔）通常贡献的电感量与电容器自身的寄生自感量大致相同或更多。

　参考层电感

　　一些电感与PCB电源和接地层有关。这些平面的几何形状决定了它们的电感。

　　电流在电源和接地层中从一点流向另一点时会扩散（由于类似于集肤效应的特性）。平面内的电感可描述为扩展电感，单位为亨利每平方。决定电感量的是一个平面截面的形状，而不是尺寸。

　　扩展电感的作用和其他电感一样，可以抵抗电源平面（导体）中电流量的变化。电感延迟了电容器对FPGA器件瞬态电流的响应能力，因此应尽可能减少有可能。因为设计者对平面X-Y形状的控制是有限的，唯一可控的因素是扩展电感值。这取决于将电源面与其相关地平面分开的电介质的厚度。

　　在高频配电系统中，电源和地平面成对工作，电感相互独立共存。电源和低平面之间的间距决定了扩展电感。间距越近（电介质越薄），扩展电感越低。FR4介质不同厚度的扩展电感近似值见表2-10。

　　表2-10:FR4电源接地平面不同厚度的电容和扩展电感值

　　扩展电感的减小对应于VCC和GND的更近间距。然而，由于7系列FPGA中存在基板去耦电容，因此PCB去耦电容所需的快速瞬态电流量是有限的。这意味着低于50μ（2 mil）的介电厚度几乎没有好处。VCC和GND层之间50μ或75μ的介电厚度足以满足7系列FPGA的要求。

　　除了提供低电感电流路径外，电源和接地参考平面还提供一些高频去耦电容。随着平面面积的增加和电源与接地平面之间的间距的减小，该电容的值增加。电容每平方英寸见表2-10。然而，考虑到7系列FPGA中存在的衬底去耦电容，这些PCB电源-接地平面对产生的电容量通常是无关紧要的。

FPGA安装电感

　　连接FPGA电源引脚（VCC和GND）的PCB焊盘和过孔为整个电源电路贡献了大量寄生电感。

　　相关通孔长度是在FPGA焊盘和相关VCC或GND平面之间承载瞬态电流的通孔部分。任何剩余的通孔（在电源板和PCB背面之间）都会影响通孔的寄生电感（焊盘和电源板之间的通孔越短，寄生电感越小）。通过保持相关VCC和GND平面尽可能靠近FPGA（靠近PCB堆叠顶部），FPGA安装中的寄生通孔电感减小。

　　器件引脚布置决定了反向电流路径彼此之间的接近程度。电感与任何两个相反的电流相关联（例如，通过对在VCC和GND中流动的电流）。两条相反路径之间的高度互感耦合降低了回路的总电感。因此，在选择时，VCC和GND过孔应尽可能靠近。

　　FPGA下的通孔场有许多VCC和GND通孔，总电感是一个通孔与另一个通孔接近度的函数：

　　对于核心VCC电源（VCCINT和VCCAUX），VCC和GND引脚之间存在反向电流。

　　对于I/O VCC电源（VCCO），反向电流位于任何I/O及其回流路径之间。

　　无论是由VCCO还是GND引脚承载。为了减少寄生电感：

　　核心VCC引脚（如VCCINT和VCCAUX）以棋盘形式放置在引脚中。

　　VCCO和GND引脚分布在I/O引脚之间。

　　7系列FPGA引脚中的每个I/O引脚都与一个返回电流引脚相邻。FPGA引脚排列决定PCB的通孔排列。PCB设计者不能控制反向的电流路径，但可以控制电容器的安装电感和FPGA的安装电感之间的权衡：

　　通过将电源面靠近PCB叠层的上半部分并将电容器放置在上表面（减少电容器的通孔长度），两种安装电感都减小。

　　如果电源板放置在PCB堆叠的下半部分，电容器必须安装在PCB背面。在这种情况下，FPGA安装过孔已经很长了，而使电容器过孔变长（从上表面下来）是一种不好的做法。更好的做法是利用PCB外侧和感兴趣的电源平面之间的短距离，在外侧安装电容器。

　PCB层叠和顺序

　　VCC和GND平面在PCB堆叠中的放置（层顺序）对电源电流路径的寄生电感有重要影响。必须在设计过程的早期考虑层叠顺序：

　　高优先级电源应靠近FPGA（在PCB堆叠的上半部分）

　　低优先级电源应放置在离FPGA较远的位置（PCB堆叠的下半部分）

　　具有高瞬态电流的电源应靠近PCB堆叠的顶面（FPGA侧）相关的VCC平面。这减少了电流在到达相关VCC和GND平面之前的垂直距离（VCC和GND通过长度）。为了减少扩展电感，每个VCC平面都应该在PCB堆叠中有一个相邻的GND平面。趋肤效应导致高频电流紧密耦合，并且与特定VCC平面相邻的GND平面趋向于携带与VCC平面中的电流互补的大部分电流。因此，相邻的VCC和GND平面被视为一对。

　　并非所有VCC和GND平面对都位于PCB堆叠的上半部分，因为制造限制通常要求围绕中心对称的PCB堆叠（相对于介质厚度和蚀刻铜区域）。PCB设计人员选择VCC和GND平面对的优先级：高优先级对携带高瞬态电流并放置在堆栈的高位置，而低优先级对携带较低瞬态电流（或可以容忍更多噪声）并放置在堆栈的低位置。

　　2.5 电容有效频率

　　每个电容器都有一个很窄的频带，作为去耦电容器最有效。该频带以电容器的自谐振频率FRSELF为中心。一些电容器的有效频带比其他电容器宽。电容器的ESR决定电容器的品质（Q）因数，Q因数可以决定有效频带的宽度：

　　钽电容器通常具有非常宽的有效频带。

　　ESR较低的陶瓷片式电容器，通常有效频带非常窄。

　　理想电容器只有电容特性，而实际的非理想电容器也有寄生电感（ESL）和寄生电阻（ESR）。这些寄生电路串联工作，形成RLC电路（图2-4）。RLC电路的谐振频率是电容器的自谐振频率。

　　要确定RLC电路的谐振频率，请使用公式2-1：

（式2-1）

　　确定自谐振频率的另一种方法是在等效RLC电路的阻抗曲线上寻找最小点。阻抗曲线可以通过频率扫描在SPICE中计算或生成。有关计算阻抗曲线的其他方法，请参见“模拟方法”部分。

　　当电容器是系统的一部分时，区分电容器的自谐振频率和安装电容器的有效谐振频率是很重要的。这相当于电容器的谐振频率及其寄生电感，加上电容器和FPGA之间的通孔、平面和连接走线的电感。

　　电容器的自谐振频率FRSELF（电容器数据表值）远高于其在系统中的有效安装谐振频率FRIS。由于安装电容器的性能是最重要的，安装谐振频率是用来评估电容器作为更大的PDS的一部分。

　　安装寄生电感是电容器自身寄生电感和以下电感的组合：PCB焊盘、连接走线、过孔和电源平面。当电容器安装在PCB背面时，过孔穿过整个PCB堆叠到设备。对于成品厚度为1.524 mm（60 mils）的电路板，这些过孔贡献大约300 pH到1500 pH（电容器的安装寄生电感，LMOUNT），具体取决于过孔之间的间距。较宽间距的通孔和较厚板中的通孔具有较高的电感。

　　为了确定电容器在系统中的总寄生电感LIS，将电容器的寄生电感LSELF加到安装的寄生电感LMOUNT上：

　　去耦电容器在其谐振频率附近的窄带最有效，因此，在选择电容器集合来建立去耦网络时，必须检查谐振频率。也就是说，电容器可以在比其谐振频率高得多和低得多的频率下有效。回想一下，相同封装中不同值的电容器具有相同的电感曲线。如图2-6所示，对于沿曲线感应部分的任何给定频率，电容器都是等效的。

　2.6 电容反谐振

　　与FPGA的PDS中的电容器组合相关的一个问题是PDS组合阻抗中的反共振尖峰。产生这些尖峰的原因是PDS中的储能元件（固有电容、离散电容、寄生电感以及电源和接地层）的不良组合。

　　配电系统的任何两个连续级之间都可能出现反谐振，例如高频PCB电容器和PCB平面电容器之间。电源和接地板的面间电容通常具有高Q系数。如果高频PCB电容器也为高Q值，则高频离散电容器与平面电容器之间的交叉点可能出现高阻抗反谐振峰。如果FPGA在这个频率有一个高的瞬态电流需求（作为一个刺激），一个大的噪声电压可能会发生。

　　为了纠正这类问题，必须改变高频离散电容器的特性或VCC和接地层的特性，或者将FPGA活动转移到远离谐振的不同频率。

　　2.7 电容器放置背景

　　为了实现去偶功能，电容器应靠近被去偶的器件。FPGA和去耦电容器之间的间距增加了电源和接地层中的电流流动距离，并且常常增加了器件和电容器之间的电流路径电感。

　　此电流路径的电感（当电流从电容器的VCC侧传输到FPGA的VCC引脚，以及从FPGA的GND引脚传输到电容器的GND侧时，电流跟随的回路）与回路面积成比例。减小回路面积可以减小电感。缩短器件和去耦电容器之间的距离可以减小电感，从而减少瞬态电流的阻碍。

　　FPGA的噪声源和安装电容之间的相位关系决定了电容器的有效性。为了使电容器能够有效地以特定频率（例如，电容器的谐振频率）提供瞬态电流，基于电流从FPGA到电容器的距离的相位关系必须在相应周期的一小部分之内。

　　电容器的位置决定了电容器和FPGA之间传输线互连的长度（在这种情况下，是电源和接地板对）。这种互连线的传输延迟是关键因素。

　　FPGA的噪声分为一定的频段，不同尺寸的去耦电容负责不同的频段。因此，电容器的放置要求由每个电容器的有效频率决定。

　　当FPGA启动电流需求变化时，它会在PDS电压（电源和接地层中的一个点）中引起一个小的局部扰动。在能够抵消这一点之前，去耦电容器必须首先感应到一个电压差。在FPGA电源引脚的干扰开始和电容器感应到干扰的点之间会出现一个有限的时间延迟（等式2-6）。

（式2-6）

　　可忽略的能量传输到FPGA，放置距离大于需求频率波长的四分之一。

　　传输到FPGA的能量从四分之一波长的0%增加到零距离的100%。

　　当电容器放置在FPGA电源引脚四分之一波长的一小部分时，能量从电容器有效地传输到FPGA。这个分数应该很小，因为电容器在高于其谐振频率的某些频率（较短波长）下也有效。

　　四分之一波长的十分之一对于大多数实际应用来说是一个很好的目标，并导致将电容器放置在其去耦的电源管脚波长的四十分之一以内。波长对应于电容器的谐振频率FRIS。

2.8 VREF滤波电容器

　　在VREF电源稳压中，每个引脚一个电容器放置在尽可能靠近VREF引脚的位置。使用的电容器在0.022μF–0.47μF范围内。VREF电容器的主要功能是降低VREF节点阻抗，从而减少串扰耦合。自身不需要低频能量，不需要更大的电容器。

　　这仅适用于不使用内部VREF的情况。内部VREF是7系列FPGA中的一个特性，其中参考电压轨在内部生成，这反过来又允许VREF引脚用作常规I/O引脚。有关内部VREF的更多详细信息，请参阅UG471，7系列FPGA选择用户指南。

　2.9 电源供电考虑

　　在7系列FPGA设计中，允许从公共PCB平面为1.8V VCCO、VCCAUX和VCCAUX IO供电。但是，必须仔细考虑电源噪声，特别是VCCO轨道上的任何噪声不应违反VCCAUX电源的推荐工作条件范围。见DS182，Kintex-7 FPGA数据页码：DC和开关特性和DS183，Virtex?-7 FPGA数据表：这些要求的直流和开关特性。

　2.10 未连接的VCCO引脚

　　在某些情况下，不使用FPGA中的一个或多个I/O组（例如，当FPGA的I/O管脚远远超过设计要求时）。在这些情况下，可能需要保持Bank的相关VCCO引脚未连接，因为这样可以释放一些PCB布局限制。将未使用的I/O组的VCCO引脚保持在浮动状态会降低这些引脚和Bank中I/O引脚的ESD保护级别。为了在未使用的组中实现最大的ESD保护，该组中的所有VCCO和I/O引脚应连接到同一电位，无论是接地电位、有效VCCO电压还是浮动平面。

　　3 PDS仿真方法

　　从非常简单到非常复杂的各种模拟方法都可以用来预测PDS的特性。如果不使用相当复杂的模拟器和花费大量时间，很难获得准确的模拟结果。

　　基本集总RLC仿真是最简单的仿真方法之一。虽然它不能解释PDS的分布特性，但它是选择和验证去耦电容值组合不会导致大的反共振的有用工具。集总RLC仿真是建立去偶网络等效性的一种好方法，例如评估表2-5中电容器的替代方案。

　　集总RLC仿真可以在SPICE或其他电路模拟器中进行，也可以使用数学工具MathCAD或microsoftexcel进行。Istvan Novak在他的网站上发布了一个免费的Excel电子表格，用于集中RLC模拟（以及PDS模拟的其他有用工具），工具下载：

　　http://www.electrical-integrity.com

　　表1-6还列出了一些用于PDS设计和仿真的EDA工具供应商。这些工具涵盖了广泛的复杂度级别。

　　表1-6：用于PDS设计和仿真的EDA工具

　4 PDS测量

　　测量可用于确定PDS是否满足设计要求。PDS噪声测量是一项独特的任务，许多专门的技术已经被开发出来开发了。本节小节介绍噪声幅度和噪声频谱测量。

　4.1 噪声幅度测量

　　噪声测量必须使用高带宽示波器（至少3 GHz示波器和1.5 GHz探头或直接同轴连接）在实际运行的设计上进行测试。在设备的电源引脚或未使用的I/O驱动高或低（称为间谍孔测量）处进行测量。

　　VCCINT和VCCAUX只能在PCB背面过孔处测量。VCCO也可以用这种方法测量，但是通过测量感兴趣的Bank中未使用的I/O的静态（固定逻辑电平）信号可以获得更准确的结果。

　　在PCB背面进行噪声测量时，必须考虑测量点与FPGA之间路径中的过孔寄生特性。示波器测量中不考虑此路径中出现的任何电压降。

　　PCB背面通孔测量也有一个潜在的问题：去耦电容器通常直接安装在FPGA器件下方，这意味着电容器接地直接连接到VCC和GND通孔，并带有表面走线。这些电容器就像对高频交流电流短路一样，混淆了测量结果。为确保测量结果不会被电容器短路，请在测量现场移除电容器（保留所有其他电容器以反映真实的系统行为）。

　　测量VCCO噪声时，可在配置为逻辑1或逻辑0驱动器的I/O引脚处进行测量。在大多数情况下，此“间谍孔”应使用与Bank中其他信号相同的I/O标准。测量静态逻辑0时，会显示在受害者身上产生的串扰（通过场、PCB布线、封装布线）。测量静态逻辑1会显示所有相同的串扰分量以及I/O组VCCO网络上存在的噪声。通过从静态逻辑1上测得的噪声减去（时间上相干地）静态逻辑0上测得的噪声，可以查看VCCO上的噪声。为了获得准确的结果，必须在相同的I/O位置测量静态逻辑0和静态逻辑1噪声。这意味着存储来自两个逻辑状态的时域波形信息，并在后处理数学计算工具（如MATLAB或Excel）中对两个波形执行减法运算。

示波器测量方法

　　使用示波器查看电源系统噪声有两种基本方法，每种方法的用途不同。第一种方法调查所有可能的噪声事件，而第二种方法有助于关注单个噪声源。

　　将示波器置于无限持续模式，以获取长时间（数秒或数分钟）内的所有噪声。如果设计工作在许多不同的模式下，使用不同数量的不同资源，这些不同的条件和模式应该在示波器获取噪声测量时工作。

　　将示波器置于平均模式并触发已知的攻击者事件。这个可以显示与攻击者事件相关的噪声量（与攻击者异步的任何事件都将通过平均值消除）。

　　电源系统噪声测量应在几个不同的FPGA位置进行，以确保捕捉到任何局部噪声现象。

　　图1-8显示了样品设计的VCCO引脚处进行的平均噪声测量。在本例中，触发器是I/O总线接口以250MB/s的速度发送1-0-1-0模式的时钟。

　　图1-8、250Mb/s下具有多个I/O发送模式的VCCO电源的平均噪声测量

　　图1-9显示了具有更广泛I/O活动的相同设计的无限持久性噪声测量。由于无限持久性测量捕捉到长时间内的所有噪声事件，包括与主要入侵者相关和不相关的噪声事件，因此显示了所有电源系统偏移。

　　图1-9：同一位置的无限持久性电源噪声测量

　4.2 噪声频谱测量

　　有必要的信息来改善去偶网络需要额外的测量。为了确定噪声存在的频率，噪声功率谱测量是必要的。频谱分析仪或与FFT数学功能相结合的高带宽示波器可以实现这一点。

　　FFT数学函数可以内置在示波器中，但是，其中许多函数的分辨率不足以给出噪声频谱的清晰图像。或者，可以从示波器捕获长序列的时域数据，并使用MATLAB或其他支持的后处理软件将其转换为频域，这种方法的优点是显示用户愿意处理的尽可能多的分辨率。如果两个数学容量都不可用，则可以通过目视检查时域波形和估计噪声中存在的单个周期来近似噪声频率内容。

　　频谱分析仪是一种频域仪器，显示输入端电压信号的频率成分。使用频谱分析仪，用户可以看到PDS不满足要求的具体频率。

　　特定频率的过大噪声表示PDS阻抗对于设备的瞬态电流需求过高的频率。利用这些信息，设计者可以修改PDS以适应特定频率下的瞬态电流。这是通过增加有效频率接近噪声频率的电容器或降低临界频率处的PDS阻抗来实现的。

　　噪声频谱测量应采用与峰间噪声测量相同的方式，直接在FPGA器件下方，或在静态I/O驱动的高或低位置进行。频谱分析仪使用50Ω电缆而不是有源探头进行测量。

　　一个好的方法是通过同轴连接器将测量电缆连接到靠近设备的电源和接地层中。这在大多数情况下不可用。

　　另一种方法是将测量电缆连接在已拆除设备附近的去耦电容器的焊盘上。电缆的中心导体和屏蔽层直接焊接到电容器接地上。或者，可以使用带有50Ω RF探头的探头站来接触去耦电容器焊盘。

　　为了保护频谱分析仪敏感的前端电路，在线路上增加一个直流隔离电容器或衰减器。这将频谱分析仪与器件电源电压隔离。

　　图1-10是VCCO电源噪声的噪声频谱测量示例，在100 MHz下具有多个I/O发送模式。

　　4.3 优化去偶网络

　　如果需要一个高度优化的PDS，原型系统的测量和仿真可以为PDS的设计提供信息。利用原型系统产生的噪声频谱知识和系统阻抗知识，可以确定和调节设计的唯一暂态电流。

　　要测量工作条件下设计的噪声频谱，请使用频谱分析仪或带FFT的示波器。电源系统阻抗可以通过直接测量或仿真来确定，也可以通过这两种方法的结合来确定，因为通常存在许多变量和未知量。

　　噪声频谱和阻抗都是频率的函数。通过检查每个频率点的商，计算瞬态电流作为频率的函数（式2-7）：

（式2-7）

　　利用数据表的最大电压纹波值，可以确定所有频率下所需的阻抗值。这就产生了一个目标阻抗作为频率的函数。一个特殊设计的电容网络可以容纳特定设计的暂态电流。

　5 故障排除

　　在某些情况下，适当的设计工作提前完成，但噪声问题仍然存在。这一节将介绍可能出现的问题和建议的解决方法。

　可能性1：噪声来自PCB上其他器件

　　有时接地和/或电源面在许多器件之间共享，并且来自未充分去偶器件的噪声影响其他器件上的PDS。产生这种噪音的常见原因有：

　　RAM接口具有固有的高瞬态电流需求，这是由临时周期争用或高电流驱动器引起的

　　大型ASIC

　　当在这些器件上本地测量到不可接受的噪声量时，应分析本地PDS和去偶组件网络。

　可能性2：平面、过孔或走线的寄生电感

　　有时去耦网络的电容是足够的，但是从电容到FPGA的路径中有太多的电容。

　　可能的原因有：

• 　　错误的去耦电容器连接走线几何或焊盘几何

• 　　从电容器到FPGA的路径太长

• 　　-和/或-

• 　　电源过孔中的电流路径穿过非常厚的PCB堆叠

　　对于连接走线几何和电容器接地几何的不足，请检查电流路径的回路电感。如果去耦电容器的过孔与电路板上的电容焊点相隔几毫米，则电流回路面积大于所需面积。

　　为了减少电流回路面积，过孔应直接放置在电容器焊盘上。千万不要用一段走线将过孔连接到焊盘上。

　　其他几何结构的改进包括焊盘中的通孔（焊盘下方的通孔），以及焊盘旁边的通孔（通孔跨接焊盘，而不是放置在焊盘的末端）。双通孔还改善了连接走线几何结构和电容器接地几何结构。

　　特别厚的电路板（>3.2毫米或127mil）具有具有更高寄生电感的通孔。

　　为了减小寄生电感，将关键的VCC/GND平面”三明治"移动到靠近FPGA所在的顶面，并将电容器放置在FPGA所在的顶面上。

　可能性3: PCB中的I/O信号比需要的强

　　如果在改进PDS之后VCCO PDS中的噪声仍然过高，则可以降低I/O接口转换速率和/或驱动强度。这既适用于FPGA的输出，也适用于FPGA的输入。在严重的情况下，输入到FPGA的过冲会使IOB箝位二极管反向偏置，从而将电流注入VCCO PDS。

　　如果VCCO上存在大量噪声，则应降低这些接口的驱动强度，或使用不同的终端（在输入或输出路径上）。

可能性4：I/O信号返回电流以次优路径传输

　　I/O信号返回电流也会导致PDS中的噪声过大。对于一个设备传输到PCB（并最终传输到另一个设备）的每个信号，都有一个相等且相反的电流从PCB流入设备的电源/接地系统。如果低阻抗返回电流路径不可用，则使用不太理想的高阻抗路径。当I/O信号返回电流流过不太理想的路径时，PDS中会产生电压变化，并且信号会被串扰破坏。这可以通过确保每个信号都有一个紧密间隔且完全完整的返回路径来改善。纠正次优回流路径的方法：

　　通过验证的连续返回电流路径，将信号限制在较少的路由层。

　　为交流电流在基准面之间传输提供低阻抗路径（发生层转换的PCB位置处的高频去耦电容器）。

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