基于BCH纠错算法的编解码器设计与实现
2022年电子技术应用第5期
王 莞1，2，魏敬和1，2，于宗光1，2
1.江南大学 物联网工程学院，江苏 无锡214122；2.中国电子科技集团第58研究所，江苏 无锡214072
摘要：随着NAND Flash存储单元的快速发展，存储密度增加使得器件的出错概率增加，为此提出了一种优化的BCH编解码器结构，编码和解码过程每个时钟周期可以并行处理16位数据，其中译码电路中的伴随式模块、错误位置多项式模块与钱氏(Chien)搜索模块采取三级流水线结构，纠错和检错阶段可以同时进行，有效地提高数据的处理速度和纠错速度。在完成电路的RTL设计后利用VCS工具完成了电路的仿真验证，结果表明在传输8 192 bit数据生成672校检因子情况下实现了48位纠错，工作频率最高支持200 MHz。
中图分类号：TN492
文献标识码：A
DOI：10.16157/j.issn.0258-7998.212214
中文引用格式：王莞，魏敬和，于宗光. 基于BCH纠错算法的编解码器设计与实现[J].电子技术应用，2022，48(5)：42-46.
英文引用格式：Wang Guan，Wei Jinghe，Yu Zongguang. Design and implementation of codec based on BCH error correction algorithm[J]. Application of Electronic Technique，2022，48(5)：42-46.
文献标识码：A
DOI：10.16157/j.issn.0258-7998.212214
中文引用格式：王莞，魏敬和，于宗光. 基于BCH纠错算法的编解码器设计与实现[J].电子技术应用，2022，48(5)：42-46.
英文引用格式：Wang Guan，Wei Jinghe，Yu Zongguang. Design and implementation of codec based on BCH error correction algorithm[J]. Application of Electronic Technique，2022，48(5)：42-46.
Design and implementation of codec based on BCH error correction algorithm
Wang Guan1，2，Wei Jinghe1，2，Yu Zongguang1，2
1.School of IoT Engineering，Jiangnan University，Wuxi 214122，China； 2.China Electronics Technology Group Corporation No.58 Research Institute，Wuxi 214072，China
Abstract：With the rapid development of NAND Flash memory cells and the increase in storage density, the error probability of devices has increased. For this reason, an optimized BCH codec structure is proposed. The encoding and decoding process can process 16-bit data in parallel in each clock cycle. Among them, the syndrome module, error location polynomial module and Chien search module in the decoding circuit adopt a three-stage pipeline structure, and the error correction and error detection stages can be carried out at the same time, which effectively improves the data processing speed and error correction speed. After completing the RTL design of the circuit, the simulation verification of the circuit was completed by using the VCS tool. The results showed that 48-bit error correction was achieved when 8 192 bit data was transmitted to generate 672 check factors, and the maximum operating frequency was 200 MHz.
Key words :nand flash；BCH code；Chien search；pipeline structure；codec
0 引言
Nand Flash是一种非易失性存储器，与NOR Flash相比具有读写速度快和存储密度高等优势，但由于NAND Flash本身结构特点，其存储单元出现数据位翻转现象比NOR Flash中更常见[1]，与此同时，随着NAND Flash 技术的飞快发展，NAND Flash从SLC结构发展为MLC结构及现在的TLC结构，每个存储单元可以存储2 bit以至更多的数据，使得数据位之间的相互干扰变大，进而导致出错概率增大，随着工艺水平的不断提高，超深亚微米下的电荷效应进一步增加了数据出错的可能性。因此，在对NAND Flash存储数据时，必须采用更高的纠错技术，以提高存储的稳定性。文献[2]中采用一种8位并行BCH编解码器，但因为电路并行处理数据少，影响处理速度,文献[3]中设计一种纠错16位的BCH编解码器，但纠错位数较少。文献[4]中设计一种校正32位出错位的BCH编解码器，相比较纠错位数有所增加，但还不能满足大容量存储的数据校正。本文设计一种16位并行BCH编解码器，并且具有最高48位纠错能力，纠错速度和纠错能力都有了进一步的提高。
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作者信息：
王 莞1，2，魏敬和1，2，于宗光1，2
(1.江南大学 物联网工程学院，江苏 无锡214122；2.中国电子科技集团第58研究所，江苏 无锡214072)
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