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HART调制解调芯片高速通信接口设计
2022年电子技术应用第4期
张立国1,李福昆1,严 伟2,刘 强1,王雪迪1
1.燕山大学 电气工程学院,河北 秦皇岛066000;2.北京大学 软件与微电子学院,北京100871
摘要:为适应当下工厂设备间,针对设备量以及传输数据量庞大问题,设计了一种新型的HART调制解调芯接口,通过AXI4总线接口代替传统的UART接口,加速HART调制解调芯片与CPU之间的通信速度。相比于URAT传统接口按位传输,AXI4总线接口可并行传输32位8个字节,数据传输速度可达到纳秒级别。通过AXI4总线模块与CPU的互联,实现结构功能配置与数据的交互。HART调制解调芯片高速通信接口设计基于FPGA平台进行原型验证,结果表明,该架构能有效识别HART通信协议,CPU与HART芯片数据交互达到纳秒级别,调制解调正确率高达100%,满足HART通信协议要求。
中图分类号:TN913.3
文献标识码:A
DOI:10.16157/j.issn.0258-7998.211551
中文引用格式:张立国,李福昆,严伟,等. HART调制解调芯片高速通信接口设计[J].电子技术应用,2022,48(4):6-11.
英文引用格式:Zhang Liguo,Li Fukun,Yan Wei,et al. Interface design of HART modulation and demodulation chip[J]. Application of Electronic Technique,2022,48(4):6-11.
Interface design of HART modulation and demodulation chip
Zhang Liguo1,Li Fukun1,Yan Wei2,Liu Qiang1,Wang Xuedi2
1.School of Electrical Engineering,Yanshan University,Qinhuangdao 066000,China; 2.School of Software and Microelectronics,Peking University,Beijing 100871,China
Abstract:In order to adapt to the current factory equipment, aiming at the huge amount of equipment and data transmission, this paper designs a new HART modulation and demodulation core interface, which uses AXI4 bus interface to replace the traditional UART interface to accelerate the communication speed between HART modulation and demodulation chip and CPU. Compared to the traditional URAT interface, the AXI4 bus interface can transmit 32 bits of 8 bytes in parallel, and the data transfer speed can reach the NS level. Through the interconnection of AXI4 bus module and CPU, the structure function configuration and data interaction are realized. The high-speed communication interface design of HART modulation and demodulation chip was verified based on FPGA platform. The results show that the architecture can effectively identify HART communication protocol, the data interaction between CPU and HART chip reaches NS level, and the correct rate of modulation and demodulation reaches 100%, which meets the requirements of HART communication protocol.
Key words :communication chip architecture;chip interconnection;HART communication protocol;communication interface

0 引言

芯片产业是制造业的上游,被称为“工业粮食”,是制造业必不可少的核心技术[1]。我国目前正大力进行制造转型,促进高端制造业的发展,在这个过程中芯片产业成为极其重要的环节。随着物联网互联网的发展,通信技术也迎来了科技变革,通信技术以移动接入、实时通信、宽带传输、泛在计算、传感互联等技术表现形式成为大力发展的一个技术领域[2]

在现代化工厂中,HART(Highway Addressable Remote Transducer,可寻址远程传感器高速通道的开放通信协议)转置提供具有相对低的带宽,适度响应时间的通信[3],经过10多年的发展,HART技术在国内外已经十分成熟,并已成为全球智能仪表的工业标准[3]。但在工业以太网与工业物联网的大背景下,传统的HART仪器仪表与HART传统芯片面临着变革与挑战,目前HART协议芯片存在设计种类单一、结构简单、所支持的设备和CPU控制设备类型有所局限、传输速率低下等情况,主要面临着以下挑战:

(1)传统HART芯片单一对应HART仪器仪表与单一CPU控制端,在大型厂间内布线数量大,成本高[4-5]

(2)传统的HART芯片无时间同步机制,数据延迟不可控。

(3)传统HART芯片一个CPU对应一个HART芯片,只对所控制的设备进行数据读写单一过程,智能仪表运行时与控制系统的互动有待提高,智能仪表间缺乏互操作[6-7]

针对上述问题,本文提供一种新型的可互联HART通信协议芯片的架构。




本文详细内容请下载:http://www.chinaaet.com/resource/share/2000004044




作者信息:

张立国1,李福昆1,严 伟2,刘 强1,王雪迪1

(1.燕山大学 电气工程学院,河北 秦皇岛066000;2.北京大学 软件与微电子学院,北京100871)




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