简介

出于鲁棒性、安全性、高共模电压考量，或为了消除可在测量中带来误差的接地环路，许多数据采集(DAQ)应用都需要隔离DAQ信号链路径。ADI的精密高速技术使系统设计人员能够在相同的设计中实现高交流和直流精度，无需牺牲直流精度来换取更高的采样速率。然而，为实现高交流性能，如信噪比(SNR)，系统设计人员必须考虑采样时钟信号或控制ADC中采样保持(S&H)开关的转换启动信号上的抖动所带来的误差。随着目标信号和采样速率的增加，控制采样保持开关的信号抖动会成为主要误差源。

当DAQ信号链被隔离之后，控制采样保持开关的信号一般来自进行多通道同步采样的背板。系统设计人员选择低抖动数字隔离器至关重要，以使进入ADC的采样保持开关的控制信号具有低抖动。精密高速ADC应首选使用LVDS接口格式，以满足高数据速率要求。它还会对DAQ电源层和接地层带来极小的干扰。本文将说明如何解读ADI公司的LVDS数字隔离器的抖动规格参数，以及与精密高速产品（例如ADAQ23875DAQ µModule®解决方案）接口时，哪些规格参数比较重要。本文的这些指导说明也适用于其他带有LVDS接口的精密高速ADC。在介绍与ADN4654千兆LVDS隔离器配合使用的ADAQ23875时，还将说明计算对SNR预期影响采用的方法。

抖动如何影响采样过程

通常，时钟源在时域中存在抖动。在设计DAQ系统时，了解时钟源中包含多少抖动是非常重要的。

图1展示了非理想型振荡器的典型输出频谱，在1 Hz带宽时噪声功率与频率成函数关系。相位噪声的定义为指定频率偏移fm下1 Hz带宽内的噪声与基波频率fo下振荡器信号幅度的比率。

隔离式精密高速DAQ应用

多相功率分析仪就是一个隔离式精密高速DAQ应用示例。图3显示典型的系统架构，其中通道与通道之间隔离，通过共用背板用于与系统计算或控制器模块通信。在本示例中，我们选择ADAQ23875精密高速DAQ解决方案，因为其尺寸小，所以能够在狭小空间内轻松安装多个隔离DAQ通道，从而可以减轻现场测试应用中移动仪器的重量。使用LVDS千兆隔离器(ADN4654)将DAQ通道与主机箱背板隔离。

通过隔离每个DAQ通道，可以在不损坏输入电路的情况下，将每个通道直接连接至具有不同共模电压的传感器。每个隔离DAQ通道的接地跟踪具有一定电压偏移的共模电压。如果DAQ信号链能够跟踪与传感器相关的共模电压，就无需使用输入信号调理电路来支持较大的输入共模电压，并消除对下游电路来说较高的共模电压。这种隔离还可带来安全性，并消除可能会影响测量精度的接地环路。

在功率分析仪应用中，在所有DAQ通道中实现采样事件同步至关重要，因为与采样电压相关的时域信息不匹配会影响后续计算和分析。为了在通道间同步采样事件，ADC采样时钟通过LVDS隔离器从背板发出。

在图3所示的隔离式DAQ架构中，以下这些抖动误差源会增加控制ADC中采样保持开关的采样时钟上的总抖动。

1.参考时钟抖动

采样时钟抖动的第一来源是参考时钟。该参考时钟通过背板传输至每个隔离式精密高速DAQ模块和其他插入背板的测量模块。该时钟用作FPGA的时序参考；所以，FPGA中的所有事件、数字模块、PLL等的时序精度都取决于参考时钟的精度。在没有背板的某些应用中，使用板载时钟振荡器作为参考时钟源。

2.FPGA抖动

采样时钟抖动的第二来源是FPGA带来的抖动。注意，FPGA中包含一条触发-执行路径，并且FPGA中PLL和其他数据模块的抖动规格都会影响系统的整体抖动性能。

3.LVDS隔离器抖动

采样时钟抖动的第三来源是LVDS隔离器。LVDS隔离器产生附加相位抖动，会影响系统的整体抖动性能。

4.ADC的孔径抖动

采样时钟抖动的第四来源是ADC的孔径抖动。这是ADC本身固有的特性，请参阅数据手册查看具体定义。

图3.通道与通道之间的隔离DAQ架构

有些参考时钟和FPGA抖动规格基于相位噪声给出。要计算对采样时钟的抖动贡献，需要将频域中的相位噪声规格转化为时域中的抖动规格。

根据相位噪声计算抖动

相位噪声曲线有些类似于放大器的输入电压噪声频谱密度。与放大器电压噪声一样，最好在振荡器中使用1/f低转折频率。振荡器通常用相位噪声来描述性能，但为了将相位噪声与ADC的性能关联起来，必须将相位噪声转换为抖动。为将图4中的图与现代ADC应用关联起来，选择100 MHz的振荡器频率（采样频率）以便于讨论，典型曲线如图4所示。请注意，相位噪声曲线由多条线段拟合而成，各线段的端点由数据点定义。

量化参考时钟抖动

高性能DAQ系统中使用的参考时钟源一般为晶体振荡器，与其他时钟源相比，它可以提供更出色的抖动性能。

我们一般使用表1所示的示例在数据手册中定义晶体振荡器的抖动规格。在量化参考时钟的抖动贡献时，相位抖动是最重要的规格指标。相位抖动通常定义为边沿位置相对于平均边沿位置的偏差。

另一方面，有一些晶体振荡器指定相位噪声性能，而不是指定抖动。如果振荡器数据手册定义了相位噪声性能，可以将噪声值转化为抖动，如“根据相位噪声计算抖动”部分所述。

量化来自FPGA的抖动

FPGA中参考时钟的主要作用是提供触发信号，以启动FPGA中设定的不同并行事件。换句话说，参考时钟协调FPGA中的所有事件。为了提供更好的时间分辨率，参考时钟通常被传递到FPGA中的PLL，以增大其频率，因此，可能出现短时间隔事件。此外，需注意FPGA中包含一条触发-执行路径，其中，参考时钟被传递至时钟缓冲器、计数器、逻辑门等。处理抖动敏感型重复事件（例如，通过隔离将LVDS转化-开始信号提供给ADC）时，需要量化来自FPGA的抖动贡献，以合理预估整体系统抖动对高速数据采集性能的影响。

FPGA的抖动性能通常在FPGA数据手册中给出。也会在大部分FPGA软件工具的静态时序分析(STA)中给出，如图5所示。时序分析工具可以计算数据路径源和目的地的时钟不确定性，并将它们组合以获得总时钟不确定性。为了自动在STA中计算参考时钟抖动量，必须在FPGA项目中将其添加为输入抖动约束。

量化数字隔离产生的抖动

查看抖动的最基本方法是用差分探针去测量LVDS信号对，并且上升沿和下降沿上均要触发，示波器设定为无限持续。这意味着高至低和低至高的跃迁会相互迭加，因此可以测量交越点。交越宽度对应于峰峰值抖动或截至目前所测得的时间间隔误差(TIE)。比较图6和图7所示的眼图和直方图。有一些抖动是随机来源（例如热噪声）所导致，此随机抖动(RJ)意味着示波器上所看到的峰峰值抖动会受到运行时间的限制（随着运行时间增加，直方图上的尾巴会升高）。

相比之下，确定性抖动(DJ)的来源是有界限的，例如脉冲偏斜所导致的抖动、数据相关抖动(DDJ)和符码间干扰(ISI)。脉冲偏斜源于高至低与低至高传输延迟之间的差异。这可以通过偏移交越实现可视化，即在0 V时，两个边沿分开（很容易通过图7中直方图内的分隔看出来）。DDJ源于不同工作频率时的传输延迟差异，而ISI源于前一跃迁频率对当前跃迁的影响（例如，边沿时序在一连串的1s或0s与1010模式码之后通常会有所不同）。

作者简介

Lloben Paculanan是ADI菲律宾GT公司的产品应用工程师。他于2000年加入ADI公司，先后担任多个测试硬件开发和应用工程职位；一直从事精密高速信号链µModule开发。他拥有美国泽维尔大学Ateneo de Cagayan学院工业工程技术学士学位，以及Enverga University的计算机工程学士学位。

John Neeko Garlitos是ADI公司的信号链μModule解决方案产品应用工程师。他从事信号链µModule开发，以及适用于Circuits from the Lab和参考电路的嵌入式软件工作。他于2017年开始在ADI菲律宾GT公司工作。他拥有菲律宾科技大学沙鄢分校电子工程理学士学位，以及菲律宾迪里曼大学电子工程硕士学位。