HDLC数据帧并行搜帧解封装模块的设计与验证
2022年电子技术应用第1期
钱 勇，刘 威
武汉大学 物理科学与技术学院，湖北 武汉430072
摘要：HDLC信号链路是国际标准化组织(ISO)制定的高级数据链路的控制规程(High Level Data Link Control，HDLC)。遵循HDLC标准数据链路层规范，采用硬件描述语言Verilog HDL实现了一种基于并行结构的HDLC搜帧解封装电路，并采用System Verilog技术搭建验证平台，随机生成HDLC数据帧来验证设计正确性。使用Modelsim软件仿真波形，在仿真过程中，对于净荷区数据长度为10个字节的HDLC数据帧，解码器电路工作完成需要16个时钟周期，兼顾了处理速度和灵活性。使用QuartusII软件综合，在Altera CycloneV器件上，电路使用了8块自适应逻辑模块ALM，24个寄存器，35个引脚。
中图分类号：TN702
文献标识码：A
DOI：10.16157/j.issn.0258-7998.211472
中文引用格式：钱勇，刘威. HDLC数据帧并行搜帧解封装模块的设计与验证[J].电子技术应用，2022，48(1)：80-83.
英文引用格式：Qian Yong，Liu Wei. Design and verification of HDLC data frame parallel search and decapsulation module[J]. Application of Electronic Technique，2022，48(1)：80-83.
文献标识码：A
DOI：10.16157/j.issn.0258-7998.211472
中文引用格式：钱勇，刘威. HDLC数据帧并行搜帧解封装模块的设计与验证[J].电子技术应用，2022，48(1)：80-83.
英文引用格式：Qian Yong，Liu Wei. Design and verification of HDLC data frame parallel search and decapsulation module[J]. Application of Electronic Technique，2022，48(1)：80-83.
Design and verification of HDLC data frame parallel search and decapsulation module
Qian Yong，Liu Wei
School of Physics Science and Technology，Wuhan University，Wuhan 430072，China
Abstract：The HDLC signal link is the high level data link control(HDLC) developed by the international organization for standar- dization(ISO). The article follows the HDLC standard data link layer specification, uses the hardware description language Verilog HDL to implement a parallel structure-based HDLC frame search and decapsulation circuit, and uses System Verilog technology to build a verification platform, and randomly generates HDLC data frames to verify the correctness of the design. Using Modelsim software to simulate waveforms, during the simulation process, for HDLC data frames with a payload area of 10 bytes, the decoder circuit requires 16 clock cycles to complete the work, taking into account processing speed and flexibility. Using QuartusII software synthesis, on Altera CycloneV devices, the circuit uses 8 adaptive logic modules ALM, 24 registers, and 35 pins.
Key words :HDLC protocol；frame search and decapsulation；System Verilog；Modelsim
0 引言
大容量数据的高速传输是通信领域研究的热点问题，其中专用短程通信技术(DSRC)[1]遵循开放系统互连(OSI)模型，它分为三层结构模型，即应用层、数据链路层、物理层。其中数据链路层在物理层和应用层中间需要上下提供接口和服务，通常人们采用高级数据链路控制协议HDLC。HDLC是一种用在数据链路层的高级协议，在通信领域，它的用途最广泛，其特征是有强大的差错检测CRC校验[2]、流量控制和同步传输的功能，能应用于任何高速数据传输系统中。
目前解析和生成HDLC协议帧有很多方法，比如软件方法，使用C语言在STM32上实现HDLC通信接口[3-5]，市场上HDLC协议处理的专用ASIC芯片，还有FPGA实现方法[6-8]。
软件编程灵活但是实现的系统性能低下，只能用于个别路数的低速信号处理[9]。专用ASIC芯片的成本较高而且由于HDLC协议标准文本较多，ASIC芯片的专用性强而应用灵活性差。对比之下基于FPGA实现的HDLC解码器可以通过软件反复编程使用，可以兼顾处理速度和灵活性[10-14]。
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作者信息：
钱 勇，刘 威
(武汉大学 物理科学与技术学院，湖北 武汉430072)
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