基于JESD204B的1 GS/s、16-bit数据采集系统研究-AET-电子技术应用

基于JESD204B的1 GS/s、16-bit数据采集系统研究

2021年电子技术应用第4期

李海涛1，2，李斌康1，2，田耕1，2，阮林波1，2，张雁霞1，2

1.西北核技术研究所，陕西西安710024；2.强脉冲辐射环境模拟与效应国家重点实验室，陕西西安710024

摘要：采用“ADC+FPGA”的架构，设计了1 GS/s、16-bit高速高精度数据采集系统，实现了大动态范围(>1 000倍)信号的单信道测量功能。研究采用周期sysref和脉冲sysref两种模式，分别建立了稳定连接的、具有确定性延迟的JESD204B连接，对比了两种模式下的采样数据频谱差别，结合硬件设计、固件设计的注意事项，推荐采用周期sysref建立JESD204B连接。研究分析采样数据的时域波形和频率谱密度，验证了ADC芯片内部包含4个片上ADC通道的结论。

关键词： 数据采集系统 JESD204B 确定性延迟周期sysref 脉冲sysref

中图分类号：TN6
文献标识码：A
DOI：10.16157/j.issn.0258-7998.200867
中文引用格式：李海涛，李斌康，田耕，等. 基于JESD204B的1 GS/s、16-bit数据采集系统研究[J].电子技术应用，2021，47(4)：126-131.
英文引用格式：Li Haitao，Li Binkang，Tian Geng，et al. Research on 1 GS/s，16-bit data acquisition system based on JESD204B[J]. Application of Electronic Technique，2021，47(4)：126-131.

Research on 1 GS/s，16-bit data acquisition system based on JESD204B

Li Haitao1，2，Li Binkang1，2，Tian Geng1，2，Ruan Linbo1，2，Zhang Yanxia1，2

1.Northwest Institute of Nuclear Technology，Xi′an 710024，China； 2.State Key Lab of Intense Pulsed Radiation Simulation and Effect，Xi′an 710024，China

Abstract：The paper adopts the architecture of "ADC+FPGA", designs and develops a 1 GS/s, 16-bit high-speed and high-precision data acquisition system(DAS), which realized the purpose of using a single channel to measure large dynamic range(DR>1 000) signals. The study uses two sysref modes, which are periodic sysref mode and pulse sysref mode, to establishe a stable JESD204B link with a deterministic delay. The differences in the sampled data spectrum between the two modes is presented, and the considerations of hardware design and firmware design are given. The paper recommends that the periodic sysref mode be used to establish JESD204B link. By analyzing the time-domain waveform and frequency spectrum of the sampled data, the conclusion that the ADC chip contains 4 on-chip ADC channels is verified.

Key words :data acquisition system；JESD204B；deterministic delay；period sysref；pulse sysref

0 引言

随着微电子技术、开云棋牌官网在线客服制造工艺的飞速发展，越来越多的数据采集系统基于“ADC+FPGA”的架构，实现定制化的性能参数。一般情况下，模拟信号输入ADC进行模拟数字转换，ADC输出采样数据至FPGA；当ADC输出的采样数据率高于FPGA内部逻辑资源的处理速率时，FPGA不能直接接收数据进入其内部逻辑资源，需要对输入数据进行接收转换、延时调整和降速处理等操作之后，才能进入FPGA内部处理；再通过外部总线协议读取FPGA内部的缓存数据，做在线数据分析或离线数据分析。

国内对数据采集系统的研究正在蓬勃开展，取得了很大的进步和成果：2012年，中国科学技术大学唐绍春基于时间交替并行采样技术研制了10 GS/s、8-bit的数据采集系统^[1]；2013年，中国科学院高能物理研究所邹剑雄研制了4 GS/s、12-bit数据采集系统^[2]；2019年，中国科学技术大学梁昊研制双通道5 GS/s、10-bit数据采集系统^[3]；2019年，成都电子科技大学周楠研制了5 GS/s、12-bit数据采集系统^[4]；2019年，成都电子科技大学蒋俊、杨扩军基于时间交替并行采样技术研制了20 GS/s、8-bit数据采集系统^[5]；2019年，中国工程物理研究院二所吴军研制了6.4 GS/s、12-bit前置数据采集系统，应用于脉冲辐射场诊断。

国内外公司也推出很多的示波器产品等，包括中国的公司如普源精电科技(RIGOL)基于自研的凤凰座(Phoenix)示波器ASIC芯片组，研制的DS8000示波器性能达到10 GS/s、8-bit。美国Tektronix公司研制的高分辨率示波器如MSO58LP，性能达到3.125 GS/s、12-bit；美国Teledyne公司研制的高分辨率示波器如HDO8108A，性能达到2.5 GS/s、12-bit，还有一款数据采集卡ADQ7，性能达到10 GS/s、14-bit；美国Gage公司的Razormax数据采集卡对应指标为1 GS/s、16-bit，TB3-EON数据采集卡指标为6 GS/s、12-bit；美国Spectrum公司的M4x.2234-x4数据采集卡指标为5 GS/s、8-bit；美国Pico Technology公司的PicoScope6407数据采集卡性能为5 GS/s、8-bit；瑞士PSI研发的SIS3305数据采集卡性能为5 GS/s、10-bit等。

可以看到，对数据采集系统的性能参数更多关注在采样率上，以提高数据采集系统的时间测量精度为目的，针对超快前沿的信号波形，用高采样率获取足够精细的时间信息。本文主要研究了高分辨率的数据采集系统，针对超大动态范围的信号波形，用高分辨率获取足够精细的幅度信息。总体来说，前述的数据采集系统的垂直分辨率多为8-bit、12-bit，对应的动态范围有限，约100倍、700倍，有效位低于10-bit，在幅度归一化的情况下，最低可分辨1/700的满量程电压幅值。有些探测器输出信号的动态范围大于1 000倍，为了既获取整体波形，又获取波形细节，12-bit的分辨率就不能满足要求。这种情况下，一般通过信号分路、信道量程搭接等操作，实现对信号的精细测量；为保证信号测量的精度，相邻测量信道量程必须有较大的重叠部分，这会降低信道有限的动态范围；此外，各信道的幅值误差不同、时间误差不同，量程搭接时会导致测量精度降低^[6]。本文研制了一款采样率为1 GS/s、分辨率为16-bit的数据采集系统，采用一个信道对应一个探测器，既消除了分路、量程搭接引入的误差影响，又节约了测量信道，实现了对大动态范围信号的高精度测量。

本文详细内容请下载：http://www.chinaaet.com/resource/share/2000003491

作者信息：

李海涛1，2，李斌康1，2，田耕1，2，阮林波1，2，张雁霞1，2

(1.西北核技术研究所，陕西西安710024；2.强脉冲辐射环境模拟与效应国家重点实验室，陕西西安710024)

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