一种26~28 Gb/s高能效低抖动Bang-bang CDR设计
《信息技术与网络安全》2020年第5期
蒋姝洁，林福江
中国科学技术大学 微电子学院，安徽 合肥 230026
摘要：一种26~28 Gb/s高能效低抖动Bang-bang CDR设计蒋姝洁，林福江(中国科学技术大学 微电子学院，安徽 合肥 230026)设计实现了一款26~28 Gb/s的高能效低抖动Bangbang CDR电路，采用改进的全速率非线性鉴相器结构，提高了鉴相器电路的输入灵敏度，改善高数据速率下磁滞效应的影响，从而提升环路整体的抖动性能；通过压控振荡器和压控振荡器缓冲电路协同调谐的方式减小为驱动大的鉴相器负载的时钟缓冲电路的功耗。采用TSMC 40 nm CMOS工艺，输入231-1 300 mVPP的伪随机二进制序列(PRBS)数据，在28 Gb/s下该时钟数据恢复电路恢复出的时钟抖动为1.66 ps (pp)，数据抖动为1.81 ps (pp)；在注入4 MHz正弦抖动的情况下，抖动容限小于0.75 UIpp。在1 V电源电压下，功耗小于38.5 mW。
中图分类号：TN432
文献标识码：A
DOI：10.19358/j.issn.20965133.2020.05.011
引用格式：蒋姝洁，林福江.一种26~28 Gb/s高能效低抖动Bang-bang CDR设计［J］.信息技术与网络安全，2020,39（5）：51-57.
引用格式：蒋姝洁，林福江.一种26~28 Gb/s高能效低抖动Bang-bang CDR设计［J］.信息技术与网络安全，2020,39（5）：51-57.
Abstract：
Key words :
随着万物互连时代的到来，收发系统需要处理的数据流量信息的数量和速度迅速增长，100千兆以太网系统(100 GbE)正在逐渐取代10千兆以太网系统以满足数据流量增长的需要。一个典型的100千兆以太网系统需要4个25 Gb/s的链路，本文设计了一款26~28 Gb/s的CDR以满足100 GbE的数据中心需求。
高速串行通信芯片间集成了上百条线，高能效低抖动的时钟数据恢复电路是串行接口速率提升的主要瓶颈。CDR设计的难点主要在以下两个方面：一是设计采用先进的40 nm CMOS工艺，该工艺的电源电压只有1 V，电路实现可用的电压摆幅比较小；与此同时，工艺角变化对器件有较大影响，设计需要覆盖宽的调谐范围。二是时钟产生电路需要驱动较大的鉴相器负载以在高数据速率下实现对时钟和数据的正确恢复。其缓冲电路的功耗是CDR功耗的重要来源之一。
本文详细内容请下载:http://www.chinaaet.com/resource/share/2000003118
作者信息：蒋姝洁，林福江(中国科学技术大学 微电子学院，安徽 合肥 230026)
此内容为AET网站原创，未经授权禁止转载。