12 V电源平面对DDR4信号的影响-AET-电子技术应用

12 V电源平面对DDR4信号的影响

2020年电子技术应用第8期

林楷智，宗艳艳，孙龙，田民政，马骏驰

浪潮电子信息产业股份有限公司，山东济南250101

摘要：随着互联网的高速发展，5G时代已经到来，数据的传输速率越来越高，对服务器板卡的研发是个新一轮的挑战。内存的发展从DDR3到现在已经广泛使用的DDR4，其工作电压已降为1.2 V，而DDR4信号的上升沿及下降沿低至百皮秒量级。为确保数据的传输速率以及传输的准确性，DDR4传输线上的串扰不容忽视。以服务器项目中PCB主板的DDR4传输线为研究对象，首先设计不同的主板叠层模型，利用不同的叠层结构来控制DDR4所在信号层的远端参考层，然后通过调用Sigrity工具仿真和实际测试分析不同叠层模型下的测试结果。结果显示，远端参考12 V电源平面会对DDR4信号造成超过几十毫伏量级的串扰，而12 V电源层与信号层之间加入地层屏蔽后，串扰电压显著减小。

关键词： DDR4 远端参考平面仿真分析叠层 Sigrity

中图分类号：TN402
文献标识码：A
DOI：10.16157/j.issn.0258-7998.209804
中文引用格式：林楷智，宗艳艳，孙龙，等. 12 V电源平面对DDR4信号的影响[J].电子技术应用，2020，46(8)：68-71，76.
英文引用格式：Lin Kaizhi，Zong Yanyan，Sun Long，et al. Analysis of the effect of 12 V power plane on DDR4 signal[J]. Application of Electronic Technique，2020，46(8)：68-71，76.

Analysis of the effect of 12 V power plane on DDR4 signal

Lin Kaizhi，Zong Yanyan，Sun Long，Tian Minzheng，Ma Junchi

Inspur Electronic Information Industry Co.，Ltd.，Jinan 250101，China

Abstract：With the rapid development of the Internet, the 5G era has arrived and the data transmission rate is getting higher, which is a new challenge to the server research. The memory development has upgraded from DDR3 to DDR4, its operating voltage has reduced to 1.2 V, and the rising edge of the DDR4 signal has dropped to 100 picoseconds. In order to ensure the transmission rate and accuracy of the signal, the crosstalk on the DDR4 transmission line cannot be ignored. This paper adopts the DDR4 transmission line on the motherboard of the server project. Firstly, different motherboard stack models have been designed, and different stackups are used to change the remote reference layer of DDR4. Then the experiment result under different stackups through simulation by Sigrity tools and actual testing has been analyzed. The result shows that the far reference to the 12 V power plane will cause crosstalk of more than tens of millivolts to the DDR4 signal. After adding the ground plane shield between the 12 V power layer and the signal layer, the crosstalk voltage is significantly reduced.

Key words :DDR4；far reference plane；simulation analysis；stackup；Sigrity

0 引言

随着互联网的高速发展，近年来人工智能以及云服务成为互联网主要热门方向。信号的频率以吉赫兹为单位，数据的传输速率要求越来越高，数据的存储需要更大容量的内存，数据的处理需要计算能力更强的CPU、GPU，这对服务器研发来说是一个巨大的考验。与传统个人计算机不同的是，服务器具有更高的稳定性、更强的计算力、更强的扩展性、更强的协同工作能力等。这样就对读取和存储数据的DDR总线提出了更高要求。

存储系统是高性能服务器的重要的数据存储中心，对系统的性能有决定性的影响。为了满足云计算的高带宽数据读取存储的需求，DDR信号的主频率不断提高，信号的上升沿及下降沿的时间间隔越来越短，主板上同层并行的DDR传输线密度越来越大，DDR传输线与其他平面层间隔甚至要比同层走线的间隔要小很多。根据电磁场理论，当信号线的间距较小时会发生边缘场的耦合，从而表现出一根信号线的能量耦合到邻近信号线上的现象，业界将其称之为串扰。串扰可能导致数据传输丢失和传输错误，或者更严重的电路误触发现象，此时服务器系统就无法正常工作。DDR4模块作为服务器系统最重要的存储部分，控制DDR4信号的串扰是至关重要的。

因此，如何减小信号的串扰已经成为服务器研发的研究热点。张海涛等人研究了高频信号的回流和电源层的设计，结合仿真实验给出减小串扰的叠层设计^[1]。严锦荣等人研究了DDR4的码间干扰以及串扰问题，提出了一种既定数据率下的通道误码率眼图的求解方法，具有重要的实用价值^[2]。王怀亮等人利用链路统计分析算法实现了DDR4数据误码率眼图的预测，能够快速有效地预测串扰对DQ数据误码率眼图的影响^[3]。周子翔等人详细介绍了DDR4信号总线的信号完整性因素，包括DDR4的串扰，对DDR4的眼图有很深刻的研究^[4]。孔庆亮等人从DDR4实际布局布线出发，介绍了DDR4布局布线方面的部分关键点及注意事项，对DDR4传输线的布局有很大帮助^[5]。本文主要是用Cadence软件研究当DDR4传输线远端参考12 V电源平面层时，对DDR4传输线的影响。结果表明，当DDR4信号远端直接参考12 V电源平面层时，会在DDR4传输线上产生超过10 mV的串扰噪声；加地层屏蔽后，DDR4传输线上几乎检测不到串扰噪声。

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作者信息:

林楷智，宗艳艳，孙龙，田民政，马骏驰

(浪潮电子信息产业股份有限公司，山东济南250101)

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