基于InP HBT工艺的50 Gb/s 1:4量化降速电路-AET-电子技术应用

基于InP HBT工艺的50 Gb/s 1:4量化降速电路

2020年电子技术应用第6期

周浩1，2，张有涛1，2，3

1.南京电子器件研究所，江苏南京210016；2.南京国博电子有限公司，江苏南京210016； 3.微波毫米波单片集成和模块电路重点实验室，江苏南京210016

摘要： 基于南京电子器件研究所的0.7 μm InP HBT工艺设计了一种数据转换速率达到50 Gb/s的1:4量化降速芯片。该芯片同时将前端高速高灵敏度比较器与一个1:4分接器集成到单芯片中，能够直接一次性实现对2～18 GHz带宽的模拟输入信号的可靠接收和降速处理，输入信号灵敏度在芯片最高工作速率下达到1 mV，工作电压3.3 V，芯片功耗1.5 W，最高数据转换速率达到50 Gb/s，输出数据信号与时钟信号幅值均达到200 mV。

关键词： 高速电路比较器分接器树型结构 InPHBT

中图分类号： TN402
文献标识码： A
DOI：10.16157/j.issn.0258-7998.200006
中文引用格式： 周浩，张有涛. 基于InP HBT工艺的50 Gb/s 1:4量化降速电路[J].电子技术应用，2020，46(6)：45-50.
英文引用格式： Zhou Hao，Zhang Youtao. A 50 Gb/s 1:4 quantized speed reduction circuit based on InP HBT process[J]. Application of Electronic Technique，2020，46(6)：45-50.

A 50 Gb/s 1:4 quantized speed reduction circuit based on InP HBT process

Zhou Hao1，2，Zhang Youtao1，2，3

1.Nanjing Electronic Devices Institute，Nanjing 210016，China；2.Nanjing GuoBo Electronics Co.，Ltd.，Nanjing 210016，China； 3.Science and Technology on Monolithic Integrated Circuits and Modules Laboratory，Nanjing 210016，China

Abstract： Based on the 0.7 μm InP HBT process of Nanjing Electronic Device Research Institute, a 1:4 quantized speed-down chip with a data conversion rate of 50 Gb/s is designed. At the same time, the chip integrates a front-end high-speed and high-sensitivity comparator with a 1:4 demultiplexer, so it is possible to directly achieve reliable reception and speed-down processing of analog input signals with a bandwidth of 2～18 GHz. The sensitivity of the input signal reaches 1 mV at the maximum operating rate of the chip, the operating voltage is 3.3 V, and the chip consumes 1.5 W. The highest data conversion rate reaches 50 Gb/s, and the amplitude of the output data signal and the clock signal reach 200 mV.

Key words : high-speed circuits；comparator；demultiplexer；tree structure；InP hetero-junction bipolar transistor

0 引言

对于高速通信系统，量化降速电路在信息传输链路中承担将串行高速信号转换为并行的多路低速信号的任务，是光纤通信系统中的关键电路。此外，在军事应用方面，电子战要求对2～18 GHz带宽内的信号能够快速完成全频带的侦查测频，便于实现后期的欺骗干扰等操作。本文将前端高速高灵敏度比较器与1:4分接器(DEMUX)电路集中到单芯片中，从而能够直接一次性实现2～18 GHz带宽模拟输入信号的接收、降速处理，避免早期的带宽折叠混迭的问题，简化系统实现方案，提高系统关键性能，从而可以作为电子对抗接收机系统的关键部件。

由于InP材料具有高特征频率，与其晶格匹配的InGaAs外延层的载流子溶度和电子迁移率非常高，非常适用于超过几十吉赫兹的高频领域，而相比于HEMT、MESFET等器件，HBT器件具有较高的线性和直流增益，噪声小，开启电压可通过材料的本征特性和器件设计加以控制，可重复性好，容易匹配，使纵向器件单位有效面积可流过较高的电流，击穿电压更容易控制。因此InP HBT已经成为了微波毫米波领域中非常重要的高速固态器件，具有功率密度和增益高、相位噪声低、线性度好、单电源工作、芯片面积小等特点的InP HBT器件已经逐步发展为MMIC领域中一个非常有竞争力的技术，目前已被广泛应用于高速光通信系统，如光调制驱动电路、时钟提取、数据恢复、MUX/DEMUX和光接收机电路。因此本设计中采用来自南京电子器件研究所的0.7 μm InP HBT工艺，该工艺的InP HBT器件发射极尺寸为0.7 μm×10 μm，截止频率fT为320 GHz。

近年来，随着高速系统的飞速发展，高速分接器的研究取得了重大成果，性能也在逐步提高。从国外来看，在2002年，KANO H等人采用0.13 μm InP基HEMT工艺，设计出了50 Gb/s的1:4分接器，在5.2 V电源电压下，功耗为4.7 W^[1]；在2003年，SANO K等人采用 InP基HEMT工艺，设计出了50 Gb/s的1:4分接器，在3.3 V电源电压下，功耗为1.42 W^[2]；在2003年，KRISHNAMURTHY K等人采用1 μm InP HBT工艺，设计出了40 Gb/s的1:4分接器，在4.2 V电源电压下，功耗为3.5 W^[3]；在2003年，ISHII K等人采用1 μm InP HBT工艺，设计出了50 Gb/s的1:4分接器，在4.5 V电源电压下，功耗为2.6 W^[4]；在2003年，NIELSEN S等人采用1 μm InP HBT工艺，设计出了43.2 Gb/s的1:4分接器，在3.3 V电源电压下，功耗为3.3 W^[5]；在2004年，SUZUKI T等人采用0.13 μm InP HEMT工艺，设计出了50 Gb/s的1:4分接器，在1.5 V电源电压下，功耗为490 mW^[6]；在2005年，SANO K等人采用InP HBT工艺，设计出了80 Gb/s的1:4分接器，在4.5 V电源电压下，功耗为3.25 W^[7]；在2006年，HALLIN J等人采用0.4 μm InP HBT工艺，设计出了100 Gb/s的1:4分接器，在3.6 V电源电压下，功耗为2.1 W^[8]；在2007年，KARNFELT C等人采用0.4 μm InP HBT工艺，设计出了100 Gb/s的1:4分接器，在3.5 V电源电压下，功耗为2.1 W^[9]。相比之下，国内对于分接器的研究还远远落后，数据转换速率还远远低于国外的水平，因此本文所要设计实现的基于0.7 μm InP HBT工艺的50 Gb/s 1:4分接器具有重要的战略意义和巨大的应用价值。

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作者信息:

周浩1，2，张有涛1，2，3

(1.南京电子器件研究所，江苏南京210016；2.南京国博电子有限公司，江苏南京210016；

3.微波毫米波单片集成和模块电路重点实验室，江苏南京210016)

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