一种基于Ring-VCO结构的宽频带低抖动锁相环的设计与实现
2020年电子技术应用第5期
刘 颖1，田 泽1，2，吕俊盛1，2，邵 刚1，2，胡曙凡1，李 嘉1
1.航空工业西安航空计算技术研究所，陕西 西安710068； 2.集成电路与微系统设计航空科技重点实验室，陕西 西安710068
摘要：为了在高速传输系统中实现宽频带和低抖动时钟输出的要求，设计了一种基于Ring-VCO结构的低抖动锁相环，采用与锁相环锁定频率强相关的环路带宽调整方法来降低环路噪声，加速环路锁定，即利用全局参考调节电路中比较器模块将锁定控制电压与参考电压比较来改变各模块电流，根据不同锁定频率调整环路参数，大大缩短了锁定时间，同时利用四级差分环形振荡器和占空比调整电路的差分对称结构，降低了电路噪声。电路采用40 nm CMOS工艺实现，测试结果表明输出频率为1.062 5 GHz~5 GHz，在最高时钟频率5 GHz下眼图质量良好，时钟抖动39.6 ps。
中图分类号：TN432
文献标识码：A
DOI：10.16157/j.issn.0258-7998.191337
中文引用格式：刘颖，田泽，吕俊盛，等. 一种基于Ring-VCO结构的宽频带低抖动锁相环的设计与实现[J].电子技术应用，2020，46(5)：35-39.
英文引用格式：Liu Ying，Tian Ze，Lv Junsheng，et al. Design and implement of a ring-VCO based PLL with wide frequency range and low jitter[J]. Application of Electronic Technique，2020，46(5)：35-39.
文献标识码：A
DOI：10.16157/j.issn.0258-7998.191337
中文引用格式：刘颖，田泽，吕俊盛，等. 一种基于Ring-VCO结构的宽频带低抖动锁相环的设计与实现[J].电子技术应用，2020，46(5)：35-39.
英文引用格式：Liu Ying，Tian Ze，Lv Junsheng，et al. Design and implement of a ring-VCO based PLL with wide frequency range and low jitter[J]. Application of Electronic Technique，2020，46(5)：35-39.
Design and implement of a ring-VCO based PLL with wide frequency range and low jitter
Liu Ying1，Tian Ze1，2，Lv Junsheng1，2，Shao Gang1，2，Hu Shufan1，Li Jia1
1.AVIC Computing Technique Research Institute，Xi′an 710068，China； 2.Aviation Key Laboratory of Science and Technology on Integrated Circuit and Micro-System Design，Xi′an 710068，China
Abstract：A ring-VCO based phase lock loop(PLL) is designed for achieving the wide frequency range and low jitter requirements of high speed communication system. By adjusting the loop bandwidth which is closely related to the lock-in frequency it reduces the loop noise and accelerates loop locking. Adopting the comparator in reference circuit to compare the locking control voltage with the reference voltage to flexibly change the current in other module, and adjusting the loop parameters according to different lock-in frequencies, the lock-in time is greatly reduced. At the same time, the differential symmetrical structure of the four-stage differential ring oscillator and duty cycle adjusting circuit is used to reduce the circuit noise. This chip is fabricated in 40 nm CMOS process, the measured results show that the output frequency is from 1.062 5 GHz to 5 GHz, the performance of the signal at 5 GHz is good and jitter is 39.6 ps.
Key words :phase lock loop；ring oscillator；wide frequency range；low jitter
0 引言
锁相环作为时钟产生的核心电路，以其宽频带、低抖动、锁定速度快等特点，被广泛应用在高速通信和电子传输系统中。最早的电荷泵锁相环电路固定环路带宽实现，输出时钟频带较窄，锁定时间较长。随着高速、多协议的通信系统的快速发展，要求锁相环电路输出频率范围广及时钟抖动低，而固定环路带宽的锁相环电路结构无法同时满足输出频率范围、各频点锁定时间及噪声的要求[1-2]，因此，锁相环电路环路参数可调已成为主流电路结构[3-5]。常见的环路带宽可调通过寄存器配置电荷泵、环路滤波器参数等方式实现，此类方法易实现，但操作较为机械，且与锁定频率非强相关，性能无法达到最优。
因此，为了能够拓宽锁相环输出频带，同时满足输出低抖动时钟的要求，本文提出了一种与锁相环锁定频率强相关的环路带宽调整方法，利用全局参考调节电路中比较器模块将锁定控制电压Vctrl与参考电压Vref电压比较来改变各模块电流，实现不同频率下环路带宽的调整，加速环路锁定，降低锁相环噪声。另一方面，采用四级差分环形振荡器结构和占空比调整电路，以其差分对称结构降低电路噪声，并在电路中引入LDO等方式进行抖动优化[6-9]。
论文详细内容请下载http://www.chinaaet.com/resource/share/2000002787
作者信息:
刘 颖1，田 泽1，2，吕俊盛1，2，邵 刚1，2，胡曙凡1，李 嘉1
(1.航空工业西安航空计算技术研究所，陕西 西安710068；
2.集成电路与微系统设计航空科技重点实验室，陕西 西安710068)
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