0 引言

高速和高线性度宽带数模转换器DAC(Digital-to-Analog Converter)是现代宽带通信集成电路的重要组成。要求12位或更高分辨率且采样率在吉赫兹以上DAC的首选结构是电流舵结构^[1]。电流舵型DAC中一个典型的问题是当信号频率增加时，谐波失真也迅速增加，输出阻抗随数码变化以及开关不同步产生的毛刺是限制SFDR的主要因素^[2-3]，尝试减少毛刺的方法包括使用触发器同步开关信号以及使用归零输出技术抵消数码变化期间的输出，但这依然是有局限性的，由于电路复杂度增加，开关时序偏差变得不可避免，归零技术也难以为小电阻负载提供大的幅值^[4]。文献[5]提出一种动态随机均衡的电流源选择算法，将误差随机均衡，进而提高动态性能。文献[6]提出了一种跟踪衰减技术，其本质上是一个与负载并联的开关，在DAC的数码变换期间使DAC输出短路。文献[7]使用去毛刺(Deglitch)电路将非归零DAC转化为归零DAC，将频带拓宽至第二三奈奎斯特域内并实现动态范围的提升，但该方法会降低第一奈奎斯特域内的信号幅值和动态性能，且会导致更频繁的电平切换。

本文对DAC的关注主要集中在第一奈奎斯特域内。为了避免毛刺和衰减问题，可以使用采样保持电路(THA)实现去毛刺功能，这是一种通过在DAC之后加入一级采样保持电路来改善性能的方法。Deglitch电路去除毛刺的原理如图1所示，通过选择最佳的采样开关时序，使Deglitch电路可以在DAC稳定输出期间跟踪DAC输出，在DAC开关切换期间保持采样的模拟信号值，从而消除模拟输出毛刺。

无杂散动态范围(SFDR)用于衡量DAC输出正弦信号的频谱纯度，是高速DAC芯片最关键的技术指标之一。为了实现在整个奈奎斯特域内都能有良好的动态性能，本文介绍了一种含有Deglitch电路的高速、高分辨率、高动态性能的数模转换器。

1 电路设计

1.1 DAC整体架构

图2为该DAC的整体结构框图。输入数据信号首先通过LVDS(Low Voltage Differential Signaling)接收器转换为内部电平。然后进入4：1MUX(Multiplexer)后转换为一路高速串行数据。时钟四分频信号的相位调整模块(Selector)用于调整采样窗口，确保对不同的数据都能准确采样。使用分段式电流舵结构可以实现诸如速度、电路规模、面积等参数的折衷。4转15温度计译码器用于4个最高有效位(MSB)，低8位(LSB)通过延时缓冲器经过相同的时延后进入后续电路，23对触发器重新对齐数据位并对数据进行电平转移以适应HBT电流开关，最后所有数码被重新调整后输入电流源开关阵列。在DAC的模拟输出端引入一个高线性度的Deglitch开关重新采样DAC的模拟输出，从而有效提高电路的动态性能。

1.2 DAC核心电路实现

电流舵是实现高速DAC最常用的结构，这种结构的实现方式有二进制加权或单位加权。分段结构可以结合二进制码与温度码的优点。分段点的选择主要是在性能以及电路规模之间折衷。使用“8+4”分段，即低八位使用二进制码，高四位使用温度计码。在HBT工艺中，很难通过改变晶体管尺寸来获得不同权值的电流，在本设计中，低位的二进制加权通过R-2R电阻梯实现，电阻网络中只有两种电阻R和2R易于匹配，同时加入dummy电阻使得电阻周围电磁环境对称^[8]。图3所示是DAC核心电路的实现框图。

对于一个差分输出的电流舵DAC而言，二次谐波通常被抵消，三次谐波为主要考虑因素，DAC在高低频下的SFDR与输出阻抗的关系可以表示为：

在低频时SFDR主要受电阻影响，有限的输出阻抗会分走部分输出电流。为了提高输出阻抗，电流开关采用共射共基结构，同时叠加两个以二极管形式连接的三极管。在高频时输出阻抗主要由电容决定，由于存在寄生电容接地，电流源的输出阻抗会在高频降低，HBT工艺中电流开关在导通状态和关断状态的输出阻抗是不同的，这样输出阻抗随开关的状态而改变，导致输出谐波失真，谐波失真大小取决于输出阻抗在导通状态和关断状态阻抗差异的大小，因此单纯的提高输出阻抗不能提升高频下的SFDR，保持电流开关始终导通可减弱寄生效应随信号变化。文献[9]提出常开电流源法，在每组开关输出节点增加一对小电流源平衡输出阻抗，以牺牲功耗为代价换得了SFDR提升，本文借鉴这种方法改进了电流源结构。

为了实现在整个奈奎斯特域内都有良好的动态特性，电流源和开关使用小尺寸的晶体管以减小寄生电容，同时在电流开关集电极间插入一个电阻R₀，可以避免共射共基开关完全闭合，从而缩小输出阻抗在导通和关断状态下的差异。图4对比了采用改进的电流源结构前后在低频和高频时的SFDR，可见在高频时SFDR得到明显提升，在低频时提升有限，符合之前的理论分析。另外，电流开关单元的偏置电压之间采用电阻隔离，以减小邻近差分对之间的干扰。最终采用的电流开关单元如图5所示。

1.3 Deglitch开关

高速DAC的动态性能主要是受数字和模拟信号通路中的时序偏差产生的非线性毛刺能量以及DAC电流源开关中的开关非对称影响。为了抵消对时序偏差的高要求，可以使用一级采样保持电路重新采样DAC输出^[5]，同时使用一个高线性度的50 Ω输出缓冲器驱动信号输出及连接片外测试设备。

本文采用的双开关THA的单边电路简图如图6所示。在采样模式，电路控制端Track为高电位，Hold为低电位，Q3、Q9导通，采样管Q7对输入信号进行采样，电流对保持电容C_H进行充电。在保持周期，Q1、Q8导通，输入信号与Q7的通路被断开，有效抑制保持模式下的馈通效应。电路中还加入了反馈级，在保持模式由Q4、Q6、R_L形成反馈支路，将保持电容C_H上的保持电压反馈至开关管Q7的基级，维持采样开关管Q7输入端的差模电压在切换时恒定，其两个差分端在切换至保持模式时经历了相同的电压转换，从而避免了传统结构的基座误差和非线性失真。

图7是50 Ω输出缓冲器的简化电路图，主要作用是隔离并驱动后级电路。晶体管Q3和Q4的引入可以维持Q1和Q2的集电极射极电压V_ce恒定，提高线性度，减小失真。输出缓冲器只需要保证信号在奈奎斯特域内的衰减较少，如果输出缓冲器的带宽过大，会使信号的高频误差谐波也低衰减的传输至输出端，造成SFDR的恶化。电容C₀和电阻R₀的引入为输出级的输入节点增加一个极点，起到了减小带宽的作用，可以抑制高频谐波或杂波分量传输至Deglitch电路的输出端，从而有效提高电路线性度。

Deglitch电路可以由时钟选择电路CMS控制，当CMS端接地时，Deglitch工作在全Track状态，电路表现为直通模式，直接输出D/A输出。

2 仿真结果

电路使用南京电子器件研究所0.7 μm InP HBT工艺流片。电路采用3.3 V/5 V混合供电。整个芯片的功耗为3.15 W，其中Deglitch模块消耗的功耗为1.22 W。图8是芯片版图。

图9给出了仿真结果计算得到的微分非线性(DNL)和积分非线性(INL)。DNL达到了0.75LSB，INL达到了0.5LSB。图10给出了输出信号频率为2.97 GHz时的仿真结果频谱图。从频谱图可看出DA输出的SFDR为54.77 dB，经过Deglitch重新采样后输出的SFDR为63.48 dB，可见SFDR得到极大提升。

DAC采样率为6 GS/s，信号频率从120 MHz增加到奈奎斯特频率，仿真结果得到DAC的奈奎斯特域内的SFDR如图11所示。DAC输出信号在120 MHz的低频时SFDR为71.11 dB，高频时SFDR最差为53.96 dB。经Deglitch电路重新采样后的输出从低频一直到奈奎斯特频域内都能够满足SFDR大于63 dB。因为毛刺通常在输出高频信号时表现严重，所以对于高频信号的SFDR提升明显，在低频时则提升不多。受限于Degltch电路本身的性能限制，在低频时输出结果会低于D/A的输出结果。

表1是近年来国外研究的DAC芯片的性能指标。可以看出本文设计的这款DAC在实现了高精度和高采样率的同时，高频下保持了良好的动态性能。

3 结论

采用0.7 μm InP HBT工艺设计了一款采样率6 GS/s精度12位的DAC芯片。这款DAC使用Deglitch电路重新采样DAC模拟输出，使芯片高频下的动态性能得到明显提升。仿真结果显示，在整个奈奎斯特域内实现了SFDR大于63 dB，并且有0.75LSB的DNL和0.5LSB的INL。这满足高端测试仪器中对DAC高采样率高带宽的应用要求。

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作者信息:

王 铭1，2，张有涛1，2，3，叶庆国2，罗 宁2，李晓鹏1，2

(1.南京电子器件研究所，江苏 南京210016；2.南京国博电子有限公司，江苏 南京210016；

3.微波毫米波单片集成和模块电路重点实验室，江苏 南京210016)