一种6.5 GHz～11 GHz宽频带低噪声LCVCO电路的设计与实现-AET-电子技术应用

一种6.5 GHz～11 GHz宽频带低噪声LCVCO电路的设计与实现

2020年电子技术应用第3期

刘颖1，田泽1，2，邵刚1，2，吕俊盛1，2，胡曙凡1，李嘉1

1.航空工业西安航空计算技术研究所，陕西西安710068； 2.集成电路与微系统设计航空科技重点实验室，陕西西安710068

摘要：随着高速通信系统的发展和传输速率的不断提高，锁相环不仅需要产生低抖动、低噪声的时钟，而且要求频率覆盖范围广和支持多协议。而压控振荡器作为锁相环中产生时钟的核心模块，其相位噪声和频带范围等性能将直接影响到通信系统中传输时钟的信号质量。为了满足多协议的不同传输频率要求，设计了一种针对6.5 GHz～11 GHz宽频带低噪声的LCVCO电路，通过6位频带选通信号对调谐电容阵列进行粗调谐和细调谐，产生64个时钟频带，同时频带内设计最优的VCO增益，在保证较低的相位噪声的情况下覆盖所有的频点。采用40 nm CMOS工艺，仿真结果表明时钟输出频率覆盖6.5 GHz～11 GHz，相位噪声不超过104.9 dBc@1 MHz。

关键词： 压控振荡器宽频带低噪声

中图分类号：TN432
文献标识码：A
DOI：10.16157/j.issn.0258-7998.191334
中文引用格式：刘颖，田泽，邵刚，等. 一种6.5 GHz～11 GHz宽频带低噪声LCVCO电路的设计与实现[J].电子技术应用，2020，46(3)：58-60，65.
英文引用格式：Liu Ying，Tian Ze，Shao Gang，et al. A 6.5-to-11 GHz LCVCO with wide-frequency-range and low-phase-noise[J]. Application of Electronic Technique，2020，46(3)：58-60，65.

A 6.5-to-11 GHz LCVCO with wide-frequency-range and low-phase-noise

Liu Ying1，Tian Ze1，2，Shao Gang1，2，Lv Junsheng1，2，Hu Shufan1，Li Jia1

1.AVIC Computing Technique Research Institute，Xi′an 710068，China； 2.Aviation Key Laboratory of Science and Technology on Integrated Circuit and Micro-System Design，Xi′an 710068，China

Abstract：With the development of high speed communication system and the improvement of the transmission speed, Phase Lock Loop(PLL) to be the core circuit of providing precision clock has been put forward higher request, not only required to produce low jitter and low noise clock, but also demanded wide frequency range and multi-protocol supportment. As the core module of PLL, the performance of the phase noise and frequency range of voltage control oscillation(VCO) directly influence the quality of transmission clock. To reach the different transmission frequency requirement of multi-protocol, a 6.5-to-11 GHz LCVCO with wide-frequency-range and low-phase-noise is designed. Using 6-bits frequency –band-selected signal to control tuning capacitor array for relalizing the division and adjustment of the output frequency, and design optimal Kvco within each band to cover all frequency points with low phase noise. This chip is fabricated in 40 nm CMOS process, the simulation results shown that the output frequency is from 6.5 GHz to 11 GHz and the phase noise is below 107.1 dBc@1 MHz.

Key words :voltage control oscillation；wide ferquency range；low phase noise

0 引言

随着高速通信系统的发展和传输速率的不断提高，为了能够满足复杂通信系统的要求，锁相环在振荡频率、相位噪声、输出功耗、输出频率范围等性能指标上作出更高的提升^[1-4]。压控振荡器作为锁相环中产生时钟的核心模块，其相位噪声和频带范围等性能将直接影响到通信系统中传输时钟的信号质量^[5-6]。

由于LCVCO具有比环形振荡器更易实现更高的振荡频率和更低的相位噪声，因此在高速信号传输系统中被广泛应用。但是采用传统的LCVCO电路结构频率范围窄，在宽频带范围应用时需要VCO增益较大，导致相位噪声较大^[7-10]。因此，为了满足多协议的不同传输频率要求，本文权衡低相位噪声、低功耗、更高输出频率和更宽频率范围性能指标之间的矛盾，通过对电容和电感的优化对输出时钟频率进行划分。电路用频带选通信号控制调谐电容阵列，改变谐振电容的大小，实现频带可调。在保证较低的相位噪声的情况下覆盖所有的频点，同时在频带内设计最优的VCO增益，从而减小相位噪声。

1 电路设计

本文采用基于电荷泵的锁相环电路结构，如图1所示，主要包括鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)、线性稳压器(LDO)、分频器和sigma-delta调制器(DSM)，其中VCO是时钟产生的核心模块，通过调整分频比使锁相环输出频率锁定在6.5 GHz～11 GHz，并将输出的高性能时钟信号通过四分频电路为发送模块、接收模块、自适应均衡以及其他需要时钟信号的模块提供精准的低抖动时钟。

由于VCO对噪声非常敏感，是锁相环随机抖动的主要来源，其输出信号的频谱纯度和噪声水平直接影响整个系统的性能。因此在锁相环设计中对VCO电源单独供电，减少其他模块通过电源耦合进来的噪声。采用LDO模块抑制来自电源(地)的噪声，电路通过与基准电压V_ref比较，产生稳定的输出电压作为VCO模块的电源电压，其电路结构如图2所示。

本设计采用一种交叉耦合全差分振荡器电路，LCVCO使用电感电容谐振，使用MOS交叉耦合差分对实现负阻、补偿电感和电容的寄生。整个谐振回路的电容由三个部分组成：粗调谐电容、精细调谐电容及寄生电容。粗调谐部分实现子波段的划分，精细调谐电路由可以连续变化的AMOS可变电容构成，而寄生电容则来源于谐振腔中的各种非理想效应，如电感的寄生电容、MOS管的寄生电容、互连线电容等，其电路结构框图如图3所示。

为了满足多种协议要求，输出时钟频率覆盖6.5 GHz～11 GHz，采用6位频带选通信号bgsw<5:0>控制电容阵列，通过接入不同的电容值，改变输出频率，实现频带的划分。结合整个锁相环环路设计考虑，VCO的控制电压V_cntrl需尽量保持在0.5 V_dd附近范围才能够使电荷泵取得较好的线性度，电流失配较小，输出时钟抖动减小，降低锁相环的噪声。另外，VCO频带设计时需要使两个相邻的频带输出频率具有50%频带交叠，以确保所有频点能够被完全覆盖。在锁相环电路开环时，令V_cntrl=0.5 V_dd，改变6位频带选通信号bgsw<5:0>使输出频率达到锁定目标频率，此时bgsw<5:0>为确定的频带信号。将锁相环闭环，设置选定的bgsw<5:0>，则锁相环可锁定在目标频率，且V_cntrl保持在0.5 V_dd左右。另外，电路尾电流可调，通过电流控制字bit<2:0>改变VCO增益，实现输出频率微调，默认电流为bit<2:0>=100。

2 仿真验证及物理实现

芯片采用40 nm CMOS工艺实现，版图设计采用全定制方法，结合电路的全差分结构进行对称布局走线，保证差分输出匹配性，对噪声敏感的LC模块加保护环，并尽量减少其敏感走线的寄生参数，降低电源地的噪声。LCVCO电路版图实现如图4所示。

结合整个锁相环环路设计考虑，为了减小环路噪声，在锁相环电路中设定目标频率锁定时所对应的控制电压在0.5 V_dd附近。通过扫描6位频带控制字bgsw<5:0>，得到64个频带且每个频带在V_cntrl=0.5 V_dd时的输出时钟频率如图5所示，从结果可以看出输出频率范围为6.5 GHz～11 GHz，输出频率连续变化，且存在较小的重合，能够确保输出频率完全被覆盖。

由于本电路所设计的频带共64个，为了直观地观察到各频带控制字由全0切换到全1时输出频率的连续性，扫描8个切换频带的控制字及控制电压V_cntrl，得到最终输出频率如表1所示，从表中可得频带在切换过程中输出频率连续变化且具有重合的频点，在测试频点下相位噪声不超过103.72 dBc@1 MHz。

图6是8个频带的输出频率随着V_cntrl线性变化的曲线，相邻频带有重合，并且通过电路中引入不同的电容值使VCO保持确定的增益，约为232 MHz/V；图7是各频带在1 MHz对应的相位噪声值，相位噪声不超过104.9 dBc@1 MHz。

3 结论

为了满足多协议的不同传输频率要求，本文权衡低相位噪声、低功耗、更高输出频率和更宽频率范围性能指标之间的矛盾，设计了一种针对6.5 GHz～11 GHz宽频带低噪声的LCVCO电路，通过频带选通信号对电容阵列进行粗调谐和细调谐，改变谐振电容的大小，对输出时钟频率进行划分和调节，最终实现64个频带，同时在频带内设计最优的VCO增益，在满足输出时钟频率要求的情况下VCO增益尽可能小，减小相位噪声，满足多协议的不同传输频率要求。芯片采用40 nm CMOS工艺实现，仿真结果表明时钟输出频率覆盖6.5 GHz～11 GHz，相位噪声不超过104.9 dBc@1 MHz。

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作者信息:

刘颖1，田泽1，2，邵刚1，2，吕俊盛1，2，胡曙凡1，李嘉1

(1.航空工业西安航空计算技术研究所，陕西西安710068；

2.集成电路与微系统设计航空科技重点实验室，陕西西安710068)

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