芯片设计老生常谈，我国的芯片设计较其它发达国家而言，略显劣势。为增进全民对于芯片设计的了解，本文将对系统级芯片设计中的多领域集成策略予以讲解。如果你对本文涉及的芯片设计内容存在一定兴趣，请继续往下阅读哦。

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　　大型多领域模拟混合信号(AMS)系统在电子行业中越来越常见，此类设计必须同时满足进度和准确度要求，从而给设计工程师带来了极大的挑战。本文介绍了一种结合自上而下和自下而上的方法来实现 “中间相遇”，可有效地克服这些挑战。

　　大型多领域AMS系统在电子行业中越来越常见，由于这些集成器件的设计中包括了RF器件、模拟器件、存储器、定制化数字电路以及数字标准单元IP，全球工程师在设计AMS系统时也面临着各种各样的问题。要想成功地完成这些设计必须结合自上而下和自下而上的方法，最后实现 “中间相遇”，并且需要采用多个领域的方法。Cadence的Virtuoso平台用高级定制化设计(ACD)方法来开发适用于基于领域的设计流程蓝图并解决这些挑战。

　　设计可预见性

　　可预见性是ACD方法的重要特性。可预测性主要包括两方面：从设计开始便一直满足进度要求从而尽快出带(tap-out);满足性能要求，实现一次性设计成功。

　　为满足设计进度，要求设计过程必须足够快，同时能支持彻底、全面的仿真和物理设计。设计过程包括多个任务，而且当前多数芯片都包含来自不同设计领域的多个模块。因此，必须在设计中纳入尽可能多的模块，并尽可能地并行地执行更多任务，并在设计过程中尽可能多地使用顶层IP。

　　在仿真和物理设计中均使用自上而下的设计方法可加快设计进程，它将从高级设计到具体的晶体管级设计的多个抽象层结合在一起，来支持一种混合层设计方案，完成测试前的所有细节设计。这种方法可利用顶层及相关信息进行模块设计，随后在顶层环境中对模块进行再验证。

　　另一方面，芯片必须具有足够的准确度以实现设计性能要求。芯片的准确度与某些基本设计数据有关，如支持精确仿真的器件模型和支持互连、物理验证和分析的技术文件。此外，这种方法还使用了灵敏度高、结构严谨的测试芯片，以验证设计工艺的可行性以及相应工艺设计套件(PDK)的准确度。为了支持某种特殊的设计风格，设计小组通常要在PDK中增加额外组件，同时还必须扩展器件模型，结合或增加临界条件、统计建模或设计团队所需的其它方法。

　　芯片准确度数据在整个设计过程和详细的晶体管级的分析中都起着作用，包括版图提取等详细的晶体管层分析。这些构成了抽象链(abstracTIon chain)的较低层，反过来又支持将这些结果定标到更高抽象层。这就是高级定制化方法中的自下而上设计部分。

　　自上而下和自下而上的设计进程可以并行展开，产生“中间相遇”的设计方法。正是这种“中间相遇”法同时满足了设计速度和芯片准确度要求，最后实现进度的可预测性并获得一次性设计成功。

　　集成流程中的任何小毛病都会影响可预见性。通常在规划进度时我们都假设集成过程中不会出现问题，但实际上如果我们不注意整体的设计方法，问题是必然会发生的，并且进而影响到进度，最终导致无法正确预估设计的进度或性能。

　　从整个设计项目来看，这些问题往往会使局面彻底失控。更糟糕的是，这种情况通常发生在出带前的最后三周内。设计流程中最难的一部分便是将芯片集成在一起进行验证。由于多数设计都十分庞大，因此不允许出现一丝错误，由不同团队独立负责的模块设计必须能迅速而准确地集成在一起。然而，这通常很难实现。更常见的情况是在即准备出带前，工程师在数据库上陷入永无止境的设计迭代循环中，进度被无限期地拖延。通常，芯片设计在未经正确验证便开始出带，然后不可避免地造成返工，从而进一步推迟产品推出时间，也将影响赢利预期。

　　此外，如果设计中使用了前几代设计中的IP，或从大型SoC设计中产生派生产品，情况将会更为复杂化。通常这样做的原因可能是为了满足额外的市场要求、使用了不同晶圆厂，或考虑到性能和成本的原因而换用了下一代工艺技术。在定制化设计领域中，“IP复用”一词往往会引发争议，因为IP移植/修改比纯粹的数字设计涉及到更为全面设计。不过，这种设计其本身具有高度可用性，且对IP移植或修改工作来说也是一个十分有意义开始。这突显了集成的问题：如果某个特殊模块在首次设计中难于集成，它会给下一个派生产品和再次集成增加设计困难。因此，下次集成时除了会碰到首次集成的同样问题外，这些增加的设计困难也会引发新的问题。因此，给这些支持未来在再利用和集成的设计选择恰当的设计过程十分关键。

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