0 引言

随着红外焦平面探测器的发展，红外成像技术在军事和民用领域的应用越来越广泛，特别是非制冷红外成像技术因其具有成本低、体积小、重量轻、使用方便等优点，在各应用领域中得到了较快发展。目前，很多领域的产品需求都向着高性能、小型化、低功耗方向发展，红外成像组件也不例外，所以，迫切需要突破小型化红外成像组件的关键技术，研制出小型化、模块化、接口电路系列化的红外成像组件，以适应各种应用领域的需求。在小型化红外成像组件中，处理板是核心，除完成红外图像的非均匀校正、计算校正参数和图像处理算法功能外，还承担着探测器时序控制、AD转换控制功能和将14位并行图像数据转换为串行LVDS信号输出、校正快门控制等功能。

1 红外成像组件总体方案介绍

本方案以实现内核机芯的标准化、系列化为目标，采用前端电路板和处理板在系统中分别布局的方案，将AD采集部分前置到驱动板上，同时实现处理板的小型化，并将其集成到前端，与驱动板、接口板一同置于平台框架上。基本方案如图1所示。

总体设计中的三块电路板——驱动板、主处理板和接口板的面积和外形尺寸相同，均为38 mm×38 mm，厚度均为1.6 mm，三块板之间采用堆叠式结构，板间距为5 mm。

2 小型化处理板方案设计

小型化处理板在保证实现全部功能的前提下，以小型化和通用化为设计目标，PCB尺寸要控制在38 mm×38 mm。

小型化处理板以FPGA为核心器件，除完成红外图像的非均匀校正、计算校正参数和图像处理算法功能(8 bit视频信号相关的图像处理计算，包括直方图均衡、滤波、锐化等)外，还承担着探测器时序控制、AD转换控制功能、将14位并行数据转换为串行LVDS信号输出、校正快门控制等功能，主处理板不承担特殊接口转换功能，相关功能由后端接口板完成。主处理板上FPGA实现的主要功能有：

(1)探测器时序控制；

(2)AD时序控制；

(3)对原始数字图像作非均匀性校正；

(4)完成校正参数的定标计算；

(5)对14 bit图像进行直方图均衡，转换为8 bit图像；

(6)图像滤波、锐化增强；

(7)输出Camera link串行数字视频图像；

(8)输出8/14 bit并行数字视频图像；

(9)视频信号合成；

(10)通过串口接收控制命令，返回状态参数。

小型化处理板总体设计方案如图2所示，为了满足设计中对资源量、存储容量和数据传输带宽等的需求，FPGA拟选用Altera的Cyclone V系列器件，存储器需要一片LPDDR2和一片Flash，采用SAMTEC的板上连接器实现与AD板、接口板的电气连接。

3 主要器件选型

由于该方案设计的主要目标是实现PCB的小型化，因此在器件选型时，在保证实现所需功能的前提下，尽量选择面积较小的器件。

3.1 FPGA选型

FPGA选用Altera Cyclone V系列的5CEA7，MBGA484封装，芯片面积为19 mm×19 mm，LE约150K，M10K块为Cyclone III 3C120的1.6倍，达686，18×18乘法器312个，并增加精度可调DSP模块156个^[1]。其中的HMC支持2个24位的LPDDR2或者一个32位的LPDDR2^[2]。

如今，很多系统的性能瓶颈在于系统与外部存储器接口的实际有效带宽，而存储器控制器的效能则成为决定这种有效带宽的关键要素。利用Cyclone V FPGA 中的HMC，设计人员能够最大限度地提高存储器控制器的效率和灵活性，帮助降低应用和系统的功耗和总成本。

Cyclone V FPGA中的多端口存储器控制器硬核IP支持DDR3、DDR2、LPDDR2和移动DDR。Cyclone V FPGA还支持以上存储器接口的软核存储器控制器，但是两种控制器的性能不同，表1为两种存储器控制器接口支持和性能比较列表^[2]。

设计中用到了LPDDR2，为了充分地发挥其存取速度快的优势，使用FPGA内部提供的硬核存储器控制器。

评估一个存储器接口的带宽，不仅仅取决于存储器接口的绝对速率，存储器控制器控制数据在存储器之间传送的效率，也是决定带宽的一个重要因素。存储器带宽的计算方法如式(1)所示。

普通DRAM存储器接口的效率通常在70%左右，例如：一个效率为70%的32位接口，运行频率是400 MHz，带宽为17.92 Gb/s^[2]。

Bandwidth=32 bit×2 Clock Edges×400 MHz×70%

=17.92 Gb/s=2.24 GB/s

而Altera Cyclone V的硬核存储器控制器的效率可高达92%。那么带宽为：

Bandwidth=32 bit×2 Clock Edges×400 MHz×92%

=23.55 Gb/s

=2.943 75 GB/s

可见，Altera Cyclone V的硬核存储器控制器对于数据传送带宽的提高是很显著的。

3.2 SDARM选型

SDRAM用于在图像非均匀校正和处理过程中，缓存增益校正因子、偏移校正因子和相关图像数据。为了满足设计中非均匀校正和图像处理算法对存储器容量及其接口带宽的需求，SDARM采用Micron的Mobile LPDDR2 SDRAM——MT42L 256M32D4，由于其面积小，功耗低，容量大，被广泛应用于一些高档手持设备中，其关键指标如下^[5]：

(1)容量：2 Gb；

(2)位宽：32 bit；

(3)器件类型：LPDDR2 SDRAM；

(4)IO电平标准：单端为HSUL_12，差分为Differential 1.2 V HSTL Class I；

(5)时钟频率：333 MHz；

(6)数据速率：667 Mb/s/pin。

3.3 Flash选型

Flash用于在图像非均匀校正过程中存储IRFPA每个像素的增益校正因子Gij与偏移校正因子Oij，根据设计中的存储容量需求，选用Spansion的2 Gb容量的Parallel NOR Flash——RC28F00BM29EW。关键指标如下^[6]：

(1)容量2 Gb；

(2)位宽：16 bit；

(3)器件类型：Parallel NOR Flash；

(4)随机存取时间：110 ns。

3.4 处理板的电源分配系统(PDS)的设计

根据电路中各种器件对电源电压的需求，电源分配系统(PDS)需要提供多种电源电压。归结起来总共需要以下几种电源：1.1 V、1.2 V、1.8 V、2.5 V、3.3 V。2.5 V的FPGA专用电源、PLL电源和辅助电源可以采用一片LT1962提供；1.8 V的LPDDR2 SDRAM内核电源所需电流较小，仅需一片LT1761。由于都是数字电路，其余电源可以采用DC-DC电源。1.1 V的FPGA的内核电源选用Enpirion的EN5339QI，最大输出电流3 A，可调输出，电压输出端内置电感，24-pin QFN封装(4 mm×6 mm)；1.2 V的FPGA IO电源和LPDDR2的内核、IO电源选用EP53A8LQI，最大输出电流为1 A，可调输出，电压输出端内置电感，设定输出电压不需要外置电阻，3 mm×3 mm QFN封装；3.3 V的FPGA IO电源、专用电源和Flash的内核、IO电源选用EP53A8LQI，最大输出电流为1 A，可调输出，电压输出端内置电感，设定输出电压不需要外置电阻，3 mm×3 mm QFN封装。

综上所述，主处理板的电源分配系统(PDS)的设计方案如图3所示。

4 电路信号完整性和电源完整性设计

4.1 信号完整性

由于红外探测器对噪声极为敏感，因此在设计中必须采取严格的滤波措施，以保证输出图像质量。另外，该设计的重点和难点是LPDDR2与FPGA的接口设计，LPDDR2的时钟频率是333 MHz，数据速率高达667 Mb/s/pin，属于高速信号，所以对于时序和信号完整性有较高要求，为了保证设计的一次成功，除了满足LPDDR2接口信号的阻抗匹配、布线规则要求外，还必须对整个电路进行信号完整性和电源完整性仿真。

4.1.1 滤波措施

系统中噪声的主要来源有两个：一是由外部输入的电源引入的噪声；二是主处理板数字电路产生的噪声。针对这两类噪声，应采取相应的滤波措施。

针对由外部输入的电源引入的噪声，对外部电源输入都要采用两级空心电容加磁珠的方式进行滤波，如图4所示，另外，对输入的地信号也要加磁珠滤波，采用的磁珠要求在100 MHz时的阻抗为220 Ω以上。

针对主处理板数字电路产生的噪声，对于主处理板提供给驱动、AD板的探测器时序控制和AD采样控制等信号，根据信号具体频率范围，选用合适的磁珠进行滤波。

4.1.2 阻抗匹配

信号走线阻抗，单端走线50 Ω±10%，差分走线100 Ω±10%。必须对设计进行仿真以确保良好的信号完整性。

4.1.3 布线规则约束

(1)LPDDR2与FPGA的接口信号之间的布线约束

LPDDR2与FPGA的接口信号分组如下：

①数据信号组：数据(DQ)，数据屏蔽(DM)，数据随路时钟(DQS/DQS#)，其中每个字节又是内部的一个信道Lane组，如DQ[0:7]，DQS0/DQS0#，DM0 为一个信号组；

②命令/地址(Command/address)信号组：CA[9:0]；

③控制信号组：CS/CS#，CKE；

④时钟信号组：CK，CK#。

根据LPDDR2的时序特点，对其布线规则制定如下约束：

①数据信号组DQ与DQS/DQS#、DM的等长控制：

LPDDR2数据信号DQ的采样，是采用与DQ同步的DQS/DQS#作为采样参考源。一个DQS/DQS#与8个DQ配合使用，因此同一个DQ 组(同一信道)中的所有信号DQ和DQS/DQS#、DM(例如DQ[0:7]，DQS0/DQS0#，DM0)走线的skew控制在±10 ps或者近似±50 mils，并且需要布在同一层，在设置布线约束时将DQS/DQS#走线长度设置成同组相关数据信号DQ和数据屏蔽信号DM的目标走线长度。而组内不同信道(不同DQ组)的走线误差为±10 ps或者近似±50 mils(0.254 mm)。

②数据信号组(DQ组)与时钟信号(CK/CK#)布线长度误差不超过±50 ps或者近似±250 mils，在设置布线约束时将时钟信号(CK/CK#)布线长度设置成目标走线长度。

③地址/控制信号仍以时钟信号CK的上升沿和CK#信号的下降沿的交叉点作为参考点，将地址/控制信号组(address，CS，CKE)布线到与CK/CK#时钟所在的同一层上(理想情况下)，并保证与CK/CK#之间的skew不超过±20 ps或者近似±100 mils。两种信号线组内走线误差为不超过±10 ps或者近似±50 mils。

④差分时钟(CK/CK#) 和数据随路时钟(DQS/DQS#)的N和P走线之间的最大失配长度为±2 ps或者近似±10 mils。

(2)时钟信号布线规则

①时钟信号线必须布在内层，外层扇出长度不超过150 ps(近似500 mils，12.7 mm)；

②时钟信号应该与其他信号保持10 mil(0.254 mm)以上的间距。

③差分时钟(CK/CK#)的N和P走线之间的最大失配长度为±2 ps或者近似±10 mils。

4.2 电源完整性

将DGND，1.1 V，1.2 V，1.8 V和3.3 V电源都布为平面。在PCB面积允许的前提下，为各种电源网络提供充分的去耦，以保证电源分配网络的低阻抗。

5 实验结果

图5为该处理板的实物照片，本设计中采用了0.65 mm间距的BGA封装，焊盘直径为0.3 mm，两个焊盘之间的间隙仅为0.35 mm。板子上的最小线宽为4.1 mil，走线与焊盘、过孔之间的最小间距为4 mil；最小信号过孔直径为5 mil，属于高密度PCB。在PCB布局时存在BGA器件背面放置器件的情况，这就需要使用盲孔、埋孔甚至实心铜柱工艺。

图6为采用了本文中设计的处理板的红外成像组件样机照片。图7中的(a)和(b)分别为利用该样机采集到的远距离和近距离场景的图像(经单点校正)。

6 结论

本文详细介绍了小型化处理板设计过程中的各项工作，包括：总体方案设计、主要器件选型、电源分配系统（PDS）设计、信号完整性和电源完整性设计方面的各项措施和LPDDR2与FPGA的接口信号之间的布线约束规则的制定，重点讨论了存储器接口带宽的计算方法以及Cyclone V FPGA的硬核存储器控制器对于存储器接口数据传送带宽的提高。最后展示了处理板的实物照片，和采用了该处理板的红外成像组件样机采集到的远距离和近距离场景的图像。

参考文献

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作者信息:

李海廷，胡 鑫，曾 双，佘俊超，鲁 强，隋 峻

(西南技术物理研究所，四川 成都610041)