0 引言

随着集成电路、移动通信、传感器网络等技术的快速发展，各种微型化、智能化的传感器作为连接物理世界和各种智能设备的桥梁，受到了研究者越来越高的重视^[1-2]。模拟数字转换器(ADC)起着连接模拟前端处理电路和数字信号处理电路的功能，对实现各种自然界的信号高质量、无失真的采集和处理起着至关重要的作用^[3]。此外，由于现在的智能传感器对长时间续航、便携式、可植入式等功能提出要求，低功耗、高精度的ADC成为研究的热点。逐次逼近模数转换器(SAR ADC)以其结构简单、功耗低、精度较高、面积较小等优点，在生物电信号采集、压力采集、温湿度监控等传感器设备中得到广泛的应用^[4]。

本文设计了一种能较好地折衷功耗、精度、速度这三个相互矛盾的性能指标的SAR ADC。基于一种新型的电容开关切换算法，同时采用分段式电容阵列、分时工作的比较器等措施尽可能地降低功耗、提高精度，取得了较优异的性能。

1 电容阵列的开关切换算法

SAR ADC的基本结构由数模转换器(DAC)、比较器、SAR逻辑控制电路、采样保持电路构成，其原理是基于二进制搜索算法进行模数转换。DAC有多种类型，应用最广泛的是电容式DAC。

电容式SAR ADC在进行模数转换时，电容阵列的开关切换策略决定了电路的复杂度、电容阵列的面积、比较器的比较精度、数据转换所需的动态功耗等。本文通过比较传统的电容开关切换算法^[5]和本文采用的一种新型的电容开关切换算法，说明本文采用算法的详细控制策略以及优点。

1.1 传统的DAC电容开关切换算法

传统的N位电容式DAC结构图如图1所示，DAC由单位电容个数按二进制递增的电容阵列构成。采用下极板采样，下极板通过开关连接至三个电平以进行切换，分别是输入信号、高电平参考电压V_ref、低电平地电压GND。

传统的DAC电容开关切换算法采用先置位后判断的方式。首先进行信号采样，将差分DAC电容阵列的上极板均连接至共模电压V_cm，正负端电容阵列的下极板分别接正负端输入信号V_inp和V_inn。采样完成后，断开电容阵列的上极板开关，将正端DAC的所有电容下极板切换至地电压GND，负端DAC的电容下极板切换至正参考电压V_ref，然后开始从高位到低位进行模数转换过程。以最高位(MSB)为例，先预置位为1，将MSB的正端电容下极板电平由GND切换至V_ref，负端电容下极板电平由V_ref切换至GND。比较DAC正端输出电压V_DACP和负端电压V_DACN的大小，如果V_DACP＞V_DACN，表明预置位1正确，该位输出为1，MSB的电容连接方式不变；否则V_DACP＜V_DACN，表明该位预置1错误，MSB的电容电平向相反方向切换，该位输出为0。以此类推，直到比较得出N位的转换结果。传统的DAC电容开关切换算法的缺点是电容面积大、动态功耗较高、逻辑控制较复杂。

1.2 一种新型的DAC电容开关切换算法

本文采用一种新型的电容开关切换算法，该算法是在基于共模电平(V_cm-based)电容开关切换算法^[6]的基础上发展而来，其DAC结构如图2所示。将V_cm-based电容式DAC中每位对应的电容分为大小相等的两个，如最高位的电容值2^N-1C₀被分成两个2^N-2C₀并联，最低位C₀被分为两个C₀/2并联。该算法采用上极板采样，在初始状态时，正端电容Cpa_i(i=0～N-1)的下极板连接至GND，正端电容Cpbi(i=0～N-1)的下极板连接至Vref；负端电容Cnai(i=0～N-1)的下极板连接至V_ref，负端电容Cnb_i(i=0～N-1)的下极板连接至GND。这样，正负端电容阵列的一半连接至GND，一半连接至V_ref，等效为所有的电容下极板都连接至共模电平V_cm(取V_cm=V_ref/2)。因此，该算法的电容开关切换电平只有GND和V_ref，省去了V_cm产生电路及缓冲器电路。极大地简化了电路，降低了功耗，且仍能保持DAC输出差分信号共模电平的恒定。

此新型的电容开关切换算法的工作流程为：首先进行采样，正负端电容阵列的上极板分别接正负端输入信号V_inp和V_inn，电容的下极板按初始状态连接。直接比较DAC正负端的采样电压，就可以得到MSB的结果。如果MSB=1，则次高位的C_pa电容下极板电平保持为GND，C_pb电容下极板电平由V_ref切换至GND；次高位的C_na电容下极板电平保持为V_ref，C_nb电容的下极板电平由GND切换至V_ref。如果MSB=0，则电容电平切换方向和MSB=1时相反。在开关电平切换完成后，通过比较器即可得到次高位的结果。以此类推，由高到低逐次得出N位的转换结果。

对于12位的SAR ADC，以N=12为例给出了不同电容开关切换算法下，差分二进制加权电容阵列DAC所需的单位电容个数、参考电压类型、平均功耗等情况如表1所示。可见，本文采用的开关切换算法所需的电容面积、平均功耗比传统算法大幅减少。且参考电压没有V_cm，节省了V_cm产生电路和缓冲电路的功耗。

2 SAR ADC的电路设计

2.1 SAR ADC的整体结构

本文设计的SAR ADC的整体结构如图3所示。电路主要包含四个部分，即12位的全差分开关电容式DAC、采样电路、分时工作的比较器、逐次逼近(SAR)逻辑控制和寄存器电路。

开关电容DAC有两个主要功能：一是和采样开关配合起来，进行输入信号的采样；二是在逐次逼近(SAR)逻辑控制下由高位到低位进行电容阵列的开关切换，实现二进制搜索算法。采样开关采用自举(bootstrap)开关的结构，尽可能地降低采样的非线性误差^[4]。分时工作比较器起着比较差分DAC正负端输出电压的作用，将比较的高低电平结果输入SAR逻辑控制电路。在本设计中，全差分动态比较器COMP1和静态预放大比较器COMP2进行分时工作，COMP1比较前8 bit的DAC输出电压，COMP2比较后4 bit的DAC输出电压。两路比较器分别被时钟信号CLK_COMP1和CLK_COMP2控制，两路比较器的输出进行或运算得到整体的比较结果。SAR逻辑控制电路产生逐次逼近的逻辑时序，对每一位的比较输出结果进行运算，产生开关切换的控制信号以控制DAC开关电容阵列中开关的切换方向。

2.2 DAC电容阵列设计

本设计的DAC电容阵列如图3中电路所示，采用全差分的上极板采样的分段式电容阵列结构。最高位直接进行比较，没有电容开关的切换。故采用7+4的分段结构，高位电容阵列为7位，低位为4位。末尾为冗余位，不进行开关切换，起着增加转换精度的作用。电容阵列中所有的电容都是由单位电容C₀构成，桥接电容的值为C₀。电路中最小的电容为两个单位电容串联即C₀/2，这种方法的优点是在不大幅增加电容面积的前提下保证转换精度。

电容阵列中每一位的电容被分为两个相等的部分并联，在初始状态一个下极板接V_ref，一个接GND。如MSB正端电容阵列C_p11被分为C_pa11和C_pb11，电容值均为32C₀；初始时C_pa11下极板接GND，C_pb11下极板接V_ref。MSB负端的电容阵列C_n11被分为C_na11和C_nb11，同样为32C₀；初始时C_na11下极板接V_ref，C_nb11下极板接GND。这种方法可以确保在开关电容总面积不变，且电容切换的电平没有额外增加一个V_cm时，仍能使DAC输出的差分电压信号的共模电平保持为定值，从而使比较器的输入信号共模电平恒定，比较精度不会降低。

在SAR ADC转换过程中，首先进行信号采样，自举采样开关S_in闭合。正负端电容阵列的上极板分别连接至正负输入信号V_inp和V_inn，正负端DAC电容阵列的采样电荷分别为：

在设计的12位SAR ADC转换时，在进行第i步开关切换时，差分DAC输出的正负端电压分别为：

其中，M_i为比较器从高位到低位第i次比较后正端输出的结果。例如，M₁即V_inp和V_inn直接经过比较器比较后正端的结果，也是MSB的转换数据。

可以看出，差分DAC输出电压信号的共模电平为固定值，其值恒为：

差分DAC输出电压共模电平的恒定，确保了比较器工作时静态工作点的稳定，提高了比较器的精度。

2.3 分时工作比较器设计

比较器在SAR ADC中起着比较差分DAC的输出电压，进而得到该位的转换结果，并决定下一位电容阵列开关切换方向的重要作用。比较器的比较精度、比较速率和功耗对SAR ADC的综合性能有着决定性的影响^[7]。

在本设计中，为了兼顾高比较精度和低功耗的要求，设计了一种分时工作的比较器。其中，在前8 bit的比较中，采用双尾电流全动态比较器，其特点是只消耗动态功耗，功耗较低，比较速度较快，但精度较差。在后4 bit的比较中，采用静态预放大器和锁存比较器级联的结构，其特点是可以对DAC输出的电压差进行一定的静态预放大，提高比较精度，但功耗较高、速度较慢。两路比较器的输出进行或逻辑运算，最终输出整体的比较结果。

2.3.1 全动态比较器设计

设计的全动态比较器采用双尾电流式的结构，如图4所示。尾电流源均由时钟信号控制，任意时刻电路没有静态电流，功耗非常小，比较速度非常高。比较器为两级电路，第一级为全差分动态预放大器，第二级为带尾电流源的动态锁存比较器。其工作原理是，利用输入电压的差异，造成第一级比较器输出节点V_OP1、V_ON1的充放电快慢的差异，形成V_OP1和V_ON1电压变化的差异。将第一级的输出传递给锁存比较器的输入端，通过首尾相连的反相器结构将输入的差值迅速放大，快速将第二级比较器的输出V_OP、V_ON的一端拉高，另一端拉低。

2.3.2 静态预放大比较器设计

在后4 bit的比较中，采用静态预放大比较器，其原理图如图5所示。第一级为静态预放大器，M₁、M₂为PMOS管差分输入，主要是为了降低噪声、增大采样电压的输入范围。M₄、M₅栅极交叉耦合连接，引入弱正反馈，可以增大预放大器的增益和带宽，提高比较器的精度和速度。AMP_EN是控制电路是否工作的使能信号。

第二级电路为动态锁存比较器，有两个工作模式，其特点是响应速度快，动态功耗较低。CLK为控制锁存比较器工作的时钟信号，CLKN为其反相时钟。当CLK端有时钟输入且为低电平时，动态锁存比较器工作在复位模式，正负端输出均为低电平。当CLK时钟为高电平时，动态锁存比较器工作在比较模式，M₁₇、M₁₈、M₂₁和M₂₂构成了首尾连接的反相放大器结构，形成了正反馈，可以迅速将比较器正负输出端的电压拉开，实现对微小差异的输入电压的比较。

2.4 SAR逻辑控制时序

逐次逼近(SAR)逻辑控制电路由D触发器和逻辑门实现，其逻辑时序如图6所示。

在SAR逻辑控制时序图中，CLK和CLKS为外部输入的信号。其中CLK为时钟信号，CLKS为采样控制信号，CLKS信号的频率即为SAR ADC的采样频率。Sampling为输入信号的采样信号，控制自举开关对输入信号进行采样。采样完成后，CLK_i(i=11～0) 每隔一个时钟周期逐次由低电平向高电平变化，控制电容开关由高位到低位逐次进行电平切换，完成逐次逼近功能。CLK_COMP1为全差分动态比较器的时钟信号，控制全差分动态比较器工作，比较输出前8 bit数据；当其恒为低电平时，全差分动态比较器停止工作，正负输出端全为低电平。CLK_COMP2为静态预放大比较器的动态锁存器的时钟信号，当有时钟输入时，比较器正常工作；当其恒为低电平时，锁存比较器输出低电平，停止工作。ADC_OUT为比较器依次比较后输出的各位转换结果，AMP_EN为静态预放大器的使能信号。当AMP_EN为低电平时，静态预放大器工作，配合锁存比较器完成后4 bit的比较，其余时间停止工作，极大地节省了功耗。

3 SAR ADC仿真验证

本设计的SAR ADC采用TSMC 0.18 μm CMOS工艺实现，利用HSPICE软件对电路的各项性能进行仿真。仿真时的电源电压和V_ref电平为1.8 V，SAR ADC的采样率为200 kS/s。

输入频率为10 kHz、振幅为1.8 V的正弦波差分信号时，采样1 024个点，对转换的数据进行快速傅里叶变换(FFT)频谱分析，可得频谱曲线如图7所示。结果显示，无杂散动态范围(SFDR)为76.91 dB，总谐波失真(THD)为-73.56 dB，信号噪声失真比(SNDR)为70.94 dB，有效位数(ENOB)为11.49 bit。

在采样率为200 kS/s，输入信号频率变化时，SFDR和SNDR随输入频率变化的动态曲线如图8所示。可以看出，当输入频率在1 kHz～95 kHz范围内变化时，SFDR的范围是69.85～80.88 dB，SNDR的范围是67.25～71.29 dB。

本设计的SAR ADC的性能参数如表2所示，并和已发表的SAR ADC性能进行比较。可见，由于本文采用的多种降低功耗和提高精度的设计，SAR ADC的FoM值较低，具有一定的性能优势。

4 结论

本文设计了一种新型的12位SAR ADC，采用新型的电容开关切换算法，不需要额外的共模参考电压，仍能确保开关电容DAC的差分输出信号的共模电平稳定，保证了转换的精度。DAC电容阵列采用7+4的分段式电容阵列结构，极大地减小了面积、节省了功耗。比较器采用全差分动态比较器和静态预放大比较器分时工作的技术，综合考虑了比较精度和功耗的要求。仿真结果表明，SAR ADC在200 kS/s采样率下，ENOB为11.49位，FoM为38.2 fJ/(conv·step)，取得了良好的性能。

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作者信息:

孙 帆，黄海波，卢 军，陈宇峰

(湖北汽车工业学院 电气与信息工程学院，湖北 十堰442002)