加利福尼亚州圣克拉拉市 - Momentum继续在创建开放式芯片生态系统的过程中慢慢融合，实现了系统级封装（SiP）中来自多个供应商的芯片组的异构集成。

Chiplet代表了通过暴力扩展来弥补性能降低的几项努力之一; 这是摩尔定律的放缓。虽然包括英特尔，Marvell和创业公司zGlue在内的各个芯片公司以及思科等系统公司在创建自己的芯片生态系统方面取得了一些成功，但迄今为止的努力依赖于专有的多芯片接口。

　　开发一个全行业的开放式芯片生态系统，允许设计人员组装包含来自多个供应商的组件的“同类最佳”芯片，不仅需要标准的开放接口，还需要在晶圆测试和热管理以及创建等领域的技术进步，新的商业模式。

　　上周在开放领域特定架构（ODSA）小组的第二次研讨会上展示了开放小芯片生态系统的稳定进展 - 如果进展缓慢，该组织现在声称有大约70家成员公司正在努力为小芯片定义开放接口基于设计，寻求创建符合堆栈的可互操作小芯片市场。ODSA在开放计算项目的框架下运作。

　　根据英特尔高级首席工程师兼英特尔首席技术官办公室流程和产品集成总监Ramune Nagisetty的说法，芯片组的需求基于新工作负载的出现以及架构和封装技术的进步。

　　Ramune Nagisetty是英特尔高级首席工程师兼流程和产品集成总监，上周在ODSA研讨会上主持了小组讨论。（来源：开放计算项目）

　　“这个行业已经到了一个拐点，”Nagisetty说。“我们有机会通过芯片的创新继续扩展封装集成。”

　　一年前，英特尔发布了其EMIB封装的AIB协议，作为其在DARPA小芯片研究计划中的工作的一部分。在上周的ODSA研讨会上，英特尔通过推出5.2版PCI Express（PIPE）PHY接口来实现这一目标，这是PCI Express接口的精简版本，被描述为可配置的短距离PHY。

　　与此同时，ODSA集团继续致力于推进其自己的开放式线束（BOW）物理层接口。在ODSA研讨会上，Netronome的工程师和ODSA工作组的负责人Bapi Vinnakota积极招募了针对BOW界面的代工厂和芯片支持，并推出了一个新的小芯片设计交换项目，使公司能够制作开放式小芯片物理描述，通常使用zGlue开发的数据交换格式以机器可读的形式保密。

　　“当你在一个开放的组织工作时，分享机密信息非常困难，”Vinnakota说。

　　（来源：开放计算项目）

　　BOW界面最初是在3月份的ODSA第一次研讨会期间提出的。BOW的想法是提供一个通用且简单的并行接口，以相对较低的数据速率运行，以便将旧节点中的芯片集成到系统中，例如集成关键RF组件 - 高级SiP。

　　除了成长的痛苦，ODSA正在开发开放式芯片生态系统方面取得稳步进展。根据Nagisetty的说法，从外部看起来令人痛苦的缓慢进展实际上反映了其他主要技术拐点常见的斜坡，这些曲线首先缓慢地聚集在一起，然后以稳定的加速速度聚集在一起。

　　“我认为在三到五年的时间内，我们将以一种截然不同的方式看待所有事情，”Nagisetty在接受EE Times采访时说。事情正在开始，坡道缓慢，但步伐会加快，随着每个标准，规范和工具的落实，变化的速度将会增加。我认为在三到五年的时间框架内，这种[基于芯片的设计]将成为更多的规则而不是例外。“

　　基于芯片级设计的许多支持者指出的一个节省成本的成功案例是AMD即将推出的7-nm Epyc CPU，它具有多达8个7-nm处理器芯片，与AMD的Infinity结构连接到单个14-nm I / O芯片带内存控制器。该方法是14-nm Epyc的扩展，在单个封装上使用四个裸片。

　　“对我们来说，小芯片是非常真实的，”在ODSA研讨会上出席小组讨论的AMD研究员Gabriel Loh说。“这是我们已经建立的东西，其理念是在硅上获得不同的组件，无论其技术节点如何。”

　　ODSA研讨会上的Chiplet设计经验小组。左起：eSilicon Carlos Macian; Gabriel Loh，AMD; Dave Kehlet，英特尔; Sanjeev Joshi，思科; Xilinx的Sagheer Ahmad。（来源：开放计算项目）

　　但是，虽然开放式芯片生态系统的概念具有动力并且正在取得进展，但它并非没有批评者或严重的障碍。从技术角度来看，Nagisetty认为开放式芯片生态系统最艰巨的障碍之一涉及测试 - 具体而言，能够在封装之前保证已知的良好芯片，这将需要非常全面的晶圆分类内容，并且能够探测细间距凸点。Nagisetty看到的第二大挑战包括由功率，功率密度和热串扰引发的热挑战。

　　但从商业模式的角度来看，挑战至少是令人烦恼的。目前，该行业具有与板级组件相关联的某些类型的商业模型以及与单片SoC相关联的其他商业模型。“但我们真的只是开始了解当我们结合不同制造商的芯片时所需的商业模式，”Nagisetty说。

　　例如：谁为SiP设备打造品牌？谁推销它？当然，如果存在安全漏洞，谁有可能承担责任？

　　“如果它不起作用，谁会抓着袋子？”Loh问道。他指出，业内有一些可以用作模型的解决方案。“问题是：你如何扩展它？”

　　小组讨论期间出现的另一个问题是保证金堆叠。如果有人正在组装包括来自多家芯片公司的芯片组的“同类最佳”设备，可以安全地假设每家芯片公司都希望为其业界领先的芯片获得高利润。将所有这些边距堆叠在一起可能会使最终产品过于昂贵。

　　“所有这些类型的事情都必须得到解决，”Nagisetty说。“所以在某些方面，我们只是开始走这条道路。我们学到了很多东西，我认为这些东西最终会通过标准和规范自行完成。“

　　Nagisetty表示，PIPE规范源于英特尔Kaby Lake G的设计，该设计导致一系列采用集成AMD Radeon图形核心的英特尔酷睿处理器，这些处理器使用PCI Express和EMIB互连多个小芯片。不同技术节点的不同过程。

　　“我们学到了很多关于如何整合最初为电路板设计的组件并将其放入封装内的知识，”Nagisetty说。

　　对于Kaby Lake，英特尔设计人员希望使用PCI Express将CPU连接到Radeon GPU。但PCI Express设计用于高速驱动长距离信号，并且功率太大而无法放置在封装内部。相反，英特尔设计师提出了一种调整接口的方案，以调整信号需要传输的距离，将有功功率降低约50％，同时还减少了过程中电源状态切换所需的时间，Nagisetty说。

　　PIPE V5.2支持短距离应用。（来源：英特尔）

　　“我们可以节省电力，如果我们能够采用PCI Express接口并真正调低它，我们实际上可以以更低的成本创建更简单的设计，”她说。由此产生的PIPE规范不仅使设计人员能够在单个封装内以显着的功耗降低互连芯片，而且使他们能够灵活地在设计过程的后期决定其设计的某些元件是板级还是封装级元件。

　　除了Kaby Lake G之外，英特尔Stratix 10 FPGA的设计 - 以多个代工厂在同一封装中的多个技术节点构建的芯片 - 以及英特尔的Lakefield工艺 - 将多个技术节点上的英特尔芯片整合到同一个封装中 - 给了英特尔Nagisetty说，对如何将多个来源的芯片串联起来有很多见解。

　　“基本上，你需要标准和规范支持互操作性，”她说，不仅包括界面，还包括材料规格，以确保不同制造工厂使用的不同材料兼容。