文献标识码：A
DOI：10.16157/j.issn.0258-7998.173080
中文引用格式：韩潇，曾立，占丰，等. 基于分段多项式近似的DDFS研究及FPGA实现[J].电子技术应用，2018，44(3)：22-25，30.
英文引用格式：Han Xiao，Zeng Li，Zhan Feng，et al. FPGA implementation of a direct digital frequency synthesizer based on piecewise polynomial approximation[J]. Application of Electronic Technique，2018，44(3)：22-25，30.
0 引言
感应式磁力仪基于法拉第电磁感应原理，用于探测近地空间的低频交变磁场[1]，它通常自带标准信号源，用于在轨定标。高质量的定标检测信号，是保证感应式磁力仪探测到的变化磁场波形和频谱信息科学性的前提。直接数字频率合成技术[2](Direct Digital Frequency Synthesis，DDFS)于1971年被J.Tierney首次提出。DDFS采用数字技术，以相位为出发点进行频率的合成，具有高稳定性，高分辨率和较小的相位噪声，DDFS的性能指标远超传统频率合成技术，因此广泛应用于数字通信和精密仪器中。利用直接数字频率合成技术能为感应式磁力仪提供高精度的标准定标信号源。
DDFS输出信号的频率表示为：
其中FCW为频率控制字，传统方法的相幅映射结构基于查找表ROM。ROM容量随输出的位宽D成指数增长[3]。为了减少ROM容量，将相位累加器的位宽截断并保留高W位，作为相幅映射的输入位宽。由于相位截断，会使合成信号的无杂散动态范围(Spurious Free Dynamic Range，SFDR)有明显的下降。非量化输出的SFDR为所截断字长的线性函数[4]，可近似为：
D为输出信号的位宽，SFDR应大于量化信噪比。利用三角函数四分之一象限对称性的象限压缩方法，能进一步减少查找表容量，节省75%的资源使用。
仅依赖对相位字的截断和象限压缩，无法可观地减小查找表容量。多种其他幅相映射方法被广泛研究，通常分为两大类：
ROM压缩算法的角分解法[6]和ROM-Less的幅相转换技术。ROM-Less型DDFS摆脱了大容量查找表的限制，利用逻辑运算，将相位转为幅度。如旋转角算法(CORDIC算法)[7]，泰勒级数展开算法[8]，分段线性插值[3]和分段多项式近似法[9]。
在分段多项式近似方法中，随分段多项式近似算法阶数和分段数的增加，在得到更小幅度误差和高SFDR同时，增加了硬件资源占用和功率消耗。因此平衡分段多项式近似算法的分段数与最高阶，是算法硬件实现平衡性能与资源占用的关键。
1 分段多项式近似算法方法研究
用不等分的两段四阶偶次幂多项式近似为目标函数，以区间压缩方法为前提，拟合余弦函数的前四分之一周期。相位分段点α将[0，π/2]分为两段，拟合目标函数表达式为：
pij(i=1，2，j=0，2，4)表示为第i段，j阶的系数。最大幅度误差MAE和SFDR是评价DDFS输出信号的两个重要指标，MAE降低到0时，理论上SFDR为无穷大。由于量化位宽和硬件资源的限制，在实际的硬件电路中无法实现。可通过减小MAE来增大SFDR。
α值固定时，通过最小均方MMSE得到对应目标函数最小误差的多项式系数：
在相位点为α=π/3处，取得最MMSE，最大绝对误差为2.1×10-4<2-12。表1为拟合结果多项式的系数。
f(x)的SFDR理论上限可通过傅里叶级数展开获得，由于所合成的余弦信号为偶对称信号，且有四分之一象限的对称性，因此只有奇数的余弦谐波系数非零。
图1为式(4)算法的傅里叶变换频谱图，图中所示理论上的SFDR上限为94.98 dBc。
基于单段四阶偶次幂多项式相幅映射输出的SFDR理论上限为74.352 dBc[9]。上述近似算法输出信号的SFDR大于该上限超过20 dBc。
2 基于定点数的相幅映射设计
用霍纳法则实现4阶偶次多项式可减少一个乘法器使用，降低运算复杂度。
本文所设计的DDFS结构理论上SFDR最大值为94.98 dBc，根据式(2)寻址位宽W应有W>94.98，取W=16，根据式(3)输出D为15位。上述DDFS结构图如图2所示。
2.1 固定系数乘法器优化
数字电路对于2的整数次幂运算能简化为逻辑左移或者右移，
式中，hik∈{-1，+1}，dik∈{…，-2，-1，0，+1，+2，…}。M的最大值受被乘数的字长制约，应尽可能取小以降低结构的复杂性。图3所示为量化位宽为14的乘法器优化，其中虚线表示流水线级。
产生π/2弧度所需的固定系数乘法器如图4所示。
2.2 平方电路优化
平方运算优化分解为并行舍位运算，代替运算后的简单截取，降低电路的复杂性[10]。图2中所需的平方电路输入为15位，输出为16位。
改进4级流水线的平方电路如图5右所示。与直接截断相比仅有1 LSB的舍入误差，小于2-15。
量化误差对于SFDR的影响是非线性的，利用Nelder-Mead非线性单纯形法来重新计算式(12)中参数，优化后系数见表2。
图6为定点量化后输出信号的频谱，SFDR为约为93.03 dbc，与用浮点数计算下的理论SFDR最大值相差约2 dBc。因此本文的设计方法可在不明显增加硬件资源消耗的前提下，改善合成信号的SFDR。
3FPGA仿真与结果分析
为了验证上述算法设计的结构DDFS的有效性，以ISE为开发平台，基于Xillinx spatan-6系列 XC6SLX16 FPGA进行系统仿真验证。
图7为FCW=127时将程序下载到FPGA中，利用虚拟逻辑分析仪chipscope在线采集到的波形数据。
表3列给出了本文设计方法与其他基于FPGA的DDFS实现的比较。
与文献[7]算法相比，本文方法在使用更少硬件资源的情况下，能得到输出误差更小，并有更大运算频率的输出信号。与文献[11]～文献[13]相比，在得到同等SFDR水平下，本文所用硬件资源有所减少，同时不影响最大运算频率。
4 结论
本文利用最小均方法得到的不等分的两段四阶偶次幂多项式为目标函数拟合的余弦函数，可产生大于单段情况下约20 dBc的无杂散动态范围。根据所得SFDR的上界，分析选择最优的相幅映射输入和输出位宽。优化了固定系数乘法器和平方器，通过Nelder-Mead非线性单纯形法来减少量化，舍入和截断所产生的误差。与理论上界差值仅为2 dBc，同时该DDFS结构在得到同等SFDR水平下，与其他设计方法比减少了资源使用，该设计方法为新一代天基星载感应式磁力仪的高精度定标信号源提供了新的设计思路。
参考文献
[1] CAO J B，LIU Z X，YANG J Y，et al.First results of Low Frequency Electromagnetic Wave Detector (LFEW)[J].2005.
[2] TIERNEY J，RADER C，GOLD B.A digital frequency synthesizer[J].IEEE Transactions on Audio and Electroacoustics，1971，19(1)：48-57.
[3] JENG S S，LIN H C，LIN C H.A novel ROM compression architecture for DDFS utilizing the parabolic approximation of equi-section division.[J].IEEE Transactions on Ultrasonics Ferroelectrics & Frequency Control，2012，59(12)：2603.
[4] GENOVESE M，NAPOLI E，CARO D D，et al.Analysis and comparison of Direct Digital Frequency Synthesizers implemented on FPGA[J].Integration the Vlsi Journal，2014，47(2)：261-271.
[5] ASHRAFI A，ADHAMI R.A direct digital frequency synthe-sizer utilizing quasi-linear interpolation method[J].IEEE Transactions on Circuits & Systems I Regular Papers，2010，57(4)：863-872.
[6] 卫恒，王德功，刘扬，等.基于改进DDS算法的任意信号发生器设计[J].电子技术应用，2015，41(6)：38-41.
[7] 祁艳杰，刘章发.基于Parallel-CORDIC的高精度高速度直接数字频率合成器的FPGA实现[J].电子学报，2014，42(7)：1392-1397.
[8] CAO Z，SONG W，PENG Z，et al.A high precision method for mapping phase to amplitude in direct digital synthesis and its hardware implementation[J].Review of Scientific Instruments，2014，85(11)：1034-1043.
[9] ASHRAFI A.On the SFDR upperbound in DDFS utilizing polynomial interpolation methods[J].IEEE Transactions on Circuits & Systems II Express Briefs，2012，59(5)：307-311.
[10] PETRA N，CARO D D，GAROFALO V，et al.Truncated squarer with minimum mean-square error[J].Microelectronics Journal，2014，45(6)：799-804.
[11] KESOULIS M，SOUDRIS D，KOUKOURLIS C，et al.Systematic methodology for designing low power direct digital frequency synthesisers[J].Iet Circuits Devices & Systems，2007，1(4)：293-304.
[12] LIN K J，CHANG C M.Design of direct digital frequency synthesizers based on unilateral second-order approximations[C]//IEEE，International Symposium on Consumer Electronics.IEEE，2011：294-298.
[13] PRASAD N，SWAIN A K，MAHAPATRA K K.FPGA implementation of pipelined CORDIC based quadrature direct digital synthesizer with improved SFDR[C]//International Conference on Circuits，Power and Computing Technologies.IEEE，2013：756-760.
作者信息:
韩 潇1，曾 立1，占 丰2，陈 昱1
（1.北京航空航天大学 空间与环境学院，北京100191；2.山东航天电子技术研究所，山东 烟台264000）