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基于SOPC的交错APFC变换器设计
2017年电子技术应用第7期
阎昌国1,龚仁喜2,刘小雍1
1.遵义师范学院 工学院,贵州 遵义563006;2.广西大学 电气工程学院,广西 南宁530004
摘要:针对基于串行结构控制器(如MCU、DSP)设计的交错有源功率因素校正(APFC)变换器存在运行速度慢、动态特性差的问题,提出了一种基于SOPC技术控制的交错APFC变换器架构。该架构采用并行结构FPGA作为开发平台,以NiosⅡ软核处理器为核心,运行速度快,提升了系统的整体性能。文中设计了系统各模块的IP核,并构建了交错APFC变换器的SOPC系统。800 W的样机实验结果表明:该方案具有功率因素校正效果好、峰值限流能力强、动态响应速度快等优点。
中图分类号:TM615
文献标识码:A
DOI:10.16157/j.issn.0258-7998.2017.07.034
中文引用格式:阎昌国,龚仁喜,刘小雍. 基于SOPC的交错APFC变换器设计[J].电子技术应用,2017,43(7):135-139.
英文引用格式:Yan Changguo,Gong Renxi,Liu Xiaoyong. Design of interleaved APFC convert based on SOPC[J].Application of Electronic Technique,2017,43(7):135-139.
Design of interleaved APFC convert based on SOPC
Yan Changguo1,Gong Renxi2,Liu Xiaoyong1
1.School of Engineering and Technology,Zunyi Normal College,Zunyi 563006,China; 2.School of Electrical Engineering,Guangxi University,Nanning 530004,China
Abstract:Aiming at the problem of the most controllers(such as MCU and DSP) of the interleaved Active Power Factor Correction(APFC) convert have been the serial structure,which are of slow operation speed and poor dynamical characteristics, an interleaved APFC convert architecture based on SOPC is proposed in this paper. It improved the overall performance of system, because the running speed of the parallel structure FPGA platform with NiosⅡsoft core processor as the core. The IP core of each module of this architecture were designed and the overall SOPC system of interleaved APFC convert was constructed in this paper. Experimental results of 800 W prototype show that this method has good power factor correction effect, good peak current limiting and fast dynamic response.
Key words :serial structure;interleaved APFC;SOPC;parallel structure

0 引言

随着电力电子装置在日常生活中的广泛应用,由此引发的电网谐波污染也日益严重,研究已表明,有源功率因素校正(APFC)电路是遏制谐波污染的有效方法之一[1-3]。与传统的APFC电路相比,交错APFC电路因具有功率因素高、输入电流纹波小、转换效率高以及控制能力强等优点,更能适合电力电子装置高大功率场合发展的现状需求[4-6]。而在电力电子装置架构中,控制器作为核心,在提升系统性能与提高转换效率等方面发挥着至关重要的作用。就目前的APFC架构来说,存在着运行速度慢、效率低及动态特性差等缺陷,这与现有APFC变换器中的控制器大多采用串行结构式(如MCU[7-8]、DSP[9-10])有极大的关系。因此,开发基于并行结构的APFC控制器对于提升系统的整体性能、解决电网谐波污染问题具有十分重要的现实意义。为此,本文提出了一种基于SOPC技术控制的并行结构交错APFC变换器架构,并通过一个800 W的样机测试结果来验证了本方案的正确性与有效性。

1 基于SOPC的交错APFC系统架构

图1示出基于SOPC的交错APFC变换器架构。该架构的控制核心为一款性价比较高的FPGA,其不仅拥有丰富的I/O端口和强大的并行运算能力,而且还支持NiosⅡ嵌入式软核处理器,为整个系统的开发提供了良好的平台。控制方法采用了双环PI控制,被测模拟信号经AD转换为数字信号,送入FPGA(图1虚线框部分)进行处理后生成两路PWM信号,对主电路并联的两个Boost电路进行交错控制,从而有效地减少了开关器件的应力,降低了电子器件选取及系统设计的难度,提高了系统的输出功率等级。

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2 PI控制器的设计

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2.1 电流环PI控制器

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2.2 电压环PI控制器

在双环PI控制下,电压外环的响应速度远小于电流内环,但在APFC中,为防止vo中2倍工频电压纹波引起输入电流畸变,一般要求其穿越频率fcv尽可能地小于100 Hz为宜。本文选取fcv为10 Hz,由文献[12]知Gvi(s)的传递函数为:

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其中kv取0.01。将各参数值代入式(4),当 Gvc(s)的比例系数取0.04,积分系数取1.88时,可得Gv(s)的频率响应如图4所示。可知经校正后,电压环低频增益有所提升,穿越频率约为10 Hz,且相角裕度约为80°,满足设计要求。

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3 SOPC系统构建

3.1 前端数据采集

在设计的交错APFC变换器中,需要同时采集系统的输出电流、输入交流侧的整流电压、电感L1的电流以及电感L2的电流四路信号,故选用了四通道十二位同步数据采集器AD7874[13]。因NiosⅡ的工作时钟通常在100 MHz或以上,这远远大于AD7874的工作时钟,为解决两者间时钟严重不匹配的问题,采用了一个异步高速的FIFO来对AD7874转换所得的数据进行缓冲存储。因此得到了图5所示的前端数据采集模块的顶层硬件原理图,将其编译、综合及仿真后,得到图6所示的功能仿真结果。结果表明,所设计前端数据采集模块能正确按照AD的工作时序完成外部数据的采集、转换及存储。

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3.2 自定制Avalon外设

因基于NiosⅡ软核处理器设计的SOPC系统是靠Avalon总线对外设进行访问,因此在构建交错APFC的SOPC系统时,自定制了符合Avalon总线接口的外设PWM、电压PI控制器及电流PI控制器模块。其结果如图7所示,可知自定制Avalon外设各模块均能顺利的添加到SOPC系统中。

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3.3 系统总体构建

将已设计好的各分模块依据图2进行连接,得到了由图8示出的交错APFC的总体SOPC系统构建图。图中PLL为全数字锁相环,其输入接外部时钟,经倍频后得到3路时钟信号,分别供给NiosⅡ软核处理器、前端数据采集ad_fifo及存储器sdram。由图8可知,所构建的SOPC系统能顺利地完成编译、综合及引脚分配,证实该系统能成功嵌入FPGA中。

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4 实验结果

为验证本文理论的正确性,采用Altera-EP2C8Q 208C作为数字控制器,实现了基于图1的800 W样机实验系统。相关电路参数为:输入为交流全电压85~265 V,输出电压vo=395 V,开关频率fS=65 kHz,输出电容Co=390 μF,升压电感L=L1=L2=250 μH。

图9示出了实验样机的实测波形。其中图9(a)与图9(b)分别为变换器低压、高压满载下的交流侧输入电压电流波形:可知输入电流能很好地跟踪输入电压,并与电压保持同相位,证实系统具有良好的功率因素校正功能。图9(c)与图9(d)分别为低压、高压满载下功率开关管的漏源电压与电流波形:可知开关管的导通与关断呈现出相互交错的状态,且在电流上升到峰值时,开关管会迅速关断,证实系统能正确实现交错控制,且具有较强的峰值限流能力。图9(e)与图9(f)分别为低压、高压带0~2 A动态负载下的输出电压(示波器已设置-360 V偏置)、电流波形:可知输出电压在输出电流切换的瞬间能快速响应,且无明显的过冲现象,波动峰峰值小于输出电压的5%,证实系统具有动态响应快,输出电压波动小的特点。

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5 结论

研究了交错APFC变换器及其在FPGA上的实现,提出了一种基于SOPC技术实现的交错APFC变换器架构,给出了有效的控制器设计、前端数据处理、自定制Avalon外设及SOPC系统构建的实现方法。最后在800W的实验样机上实现了文中所提架构的交错APFC变换器,实验结果证实该架构是正确可行的,并且具有良好功率因素校正效果。

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作者信息:

阎昌国1,龚仁喜2,刘小雍1

(1.遵义师范学院 工学院,贵州 遵义563006;2.广西大学 电气工程学院,广西 南宁530004)

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