内容提要：

　　Cadence的强大工具和丰富IP结合TSMC 12FFC工艺，助力SoC设计师打造中端移动应用及高端消费电子应用

　　Cadence数字与签核及定制/模拟电路仿真工具套件获得新版DRM认证，助力客户启动早期开发

　　Cadence提供库特征化工具流程，并为开始采纳12FFC工艺的客户开发全新IP

　　可供客户下载的全新PDK

　　2017年3月21日，上海——楷登电子（美国 Cadence 公司，NASDAQ: CDNS）今日正式公布其与台湾积体电路制造股份有限公司（TSMC）全新12nm FinFET紧凑型（12FFC）工艺技术开发的合作内容。凭借Cadence 数字与Signoff解决方案、定制/模拟电路仿真解决方案及IP，系统级芯片（SoC）设计师可以利用12FFC工艺开发正在快速发展的中端移动和高端消费电子应用。上述应用对PPA性能（功耗、性能和面积）的要求更高，为此，Cadence正与12FFC工艺的早期客户开展紧密合作。

　　Cadence数字与签核及定制/模拟电路仿真工具已获得TSMC为12FFC工艺设立的新版设计规则手册（DRM）认证，支持TSMC的全新12FFC工艺技术；流程设计工具包（PDK）也已发布，供客户下载。此外，Cadence专门开发设计库特征化工具流程，并为已经采纳12FFC工艺的客户开发全新IP。如需了解Cadence全流程数字与签核解决方案的详细内容，请访问www.cadence.com/go/tsmc12ffcds。如需了解Cadence定制/模拟电路仿真解决方案的详细内容，请访问www.cadence.com/go/tsmc12ffcca。如需了解Cadence IP解决方案的详细内容，请访问www.cadence.com/go/tsmc12ffcip。

　　12FFC数字签核与定制/模拟电路仿真工具认证

　　已获得12FFC工艺认证的Cadence数字与Signoff，以及定制/模拟电路仿真工具包括：

　　·Innovus 设计实现系统：符合TSMC 12FFC设计需求，包括布图规划、利用色彩／pin访问／变更感知集成的时序收敛实现布局和布线，以及时钟树和功耗优化；提高生产力，缩短周转时间。

　　·Quantus QRC提取解决方案：所有12FFC建模特征皆符合TSMC的精度要求，对标代工黄金标准（Foundry Golden），支持多重曝光，并内置3D提取功能。

　　·Tempus 时序签核解决方案：支持延迟和信号完整性效应的集成高级工艺计算；支持静态时序分析（STA）；包括低电压应用在内，皆符合TSMC严苛的精度标准。

　　·Voltus IC电源完整性解决方案：单元级电源完整性工具。全面支持电迁移和电压降（EM／IR）设计规则和要求的同时，高精度实现全芯片SoC电源签核。

　　·Voltus-Fi定制化电源完整性解决方案：SPICE级的精确工具。全面支持电迁移和电压降（EM／IR）的设计规则和要求，实现晶体管级仿真、存储及定制化数字IP模块的分析与签核。

　　·Virtuoso 定制化IC先进节点平台：支持从设计实施到验证的创新流程，提高生产力；集成电气与物理设计检查，并符合TSMC认证Cadence签核平台的相关标准。

　　·Spectre 仿真平台：包括Spectre电路仿真工具、Spectre并行加速仿真工具（APS）、Spectre eXtensive 分区仿真工具（XPS），完全支持具有自发热和可靠性效应的先进节点设备模型，快速精准的实现电路仿真。

　　·物理验证系统：采用多项先进技术和工作规则，支持设计规则检查（DRC）、电路布局验证（LVS）、先进金属填充、良率评估、压敏检查及实时设计签核。

　　·光刻电气分析器：支持版图依赖效应（LDE）感知再仿真、版图分析、匹配约束检查、LDE贡献报告；并可以依据部分版图生成固定方案，加速12FFC模拟设计收敛。

　　Cadence数字与签核工具支持12FFC工艺所需的增强布图规划、布局、布线及提取功能。Cadence定制/模拟电路仿真工具提供丰富的底层支持与功能，助设计师获得远高于传统工艺的生产力，精准的快速实现12FFC设计验证，同时确保高性能及高可靠性。

　　12FFC设计库参数描述工具流程

　　Cadence Virtuoso Liberate? 参数特征化解决方案和 Virtuoso Variety? 统计参数描述解决方案也获得TSMC批准，将为包括高级时序、噪声和功耗模型在内的7nm工艺提供Liberty内容库。凭借创新的自由变量形式（LVF）描述方法，上述解决方案可以实现工艺变更签核；并创建电迁移（EM）模型，实现EM信号优化及签核。

　　面向12FFC的 IP合作

　　过去数年，Cadence与采用16FF+ 与16FFC工艺的核心客户紧密合作，并于今日开始与12FFC客户展开合作，开发面向智能手机、平板电脑及其他高端消费电子应用的下一代应用处理器。目前，Cadence正将其旗舰产品LPDDR4 PHY迁移至12FFC工艺节点，目标传输速度4266Mbps，助客户充分发挥12FFC工艺的优势。同时，Cadence已经完成面向12FFC的LPDDR控制器IP开发。凭借更高速的处理器和全新的紧凑型标准单元库，采用12FFC工艺的客户将得以进一步缩小芯片尺寸，大幅降低设备功耗。

　　“我们的客户希望使用最高质量的设计工具、IP和工艺技术，而且非常重视工具的灵活性，以实现每个SoC项目的具体目标。” Cadence公司全球副总裁兼数字与签核事业部、系统与验证事业部总经理Anirudh Devgan博士表示， “除了高性能和节约成本，TSMC的全新12FFC可以助客户充分发挥FinFET工艺的优势。我们与TSMC合作开发了丰富的工具和IP，共同客户将使用熟悉的工具和流程，在各自领域大展身手。”

　　“12FFC工艺是介于16nm和7nm工艺之间的另一种理想选择，提升了客户在打造面积与功耗敏感应用时的灵活性。” TSMC设计架构市场部资深总监Suk Lee表示。 “得益于和Cadence的长期合作，我们及时推出了针对全新12FFC工艺的强大工具、流程和IP。”