0 引言

高频地波雷达利用高频电磁波沿高电导率海水表面的绕射特性，实现对海洋状态环境（如风、浪、流等海洋动力学参数）和海面移动目标的超视距探测^[1]。接收机是雷达系统的核心组件，直接影响雷达系统的总体技术指标。传统高频地波雷达接收机常采用高中频结构，通过模拟前端来实现对接收信号的放大、滤波、混频和中频输出等。随着软件无线电技术与超大规模集成电路的迅速发展，接收机的全数字化已成为一种趋势^[2]。全数字接收机通过对接收天线所收到的回波信号进行直接采样后，后续的处理如信号的混频、滤波、抽取等部分由数字下变频(Digital Down-Converter，DDC)模块来完成。全数字化接收机模拟前端设计大大简化，在减小了设备的体积和复杂度的同时，也有利于提高系统的通道一致性，相对于传统接收机，在系统的可靠性、稳定性、平台通用性等方面均具有明显的优势。因此，目前高频地波雷达接收机的设计逐渐开始采用全数字化设计。

DDC模块作为接收机的一个关键部分，相对于单通道接收情况，双频多通道接收机DDC功能的实现要复杂得多。文献[3]采用4个DDC模块来实现同时双频段8通道DDC。利用可编程门阵列(Field Programmable Gate Array，FPGA)可较方便地实现单通道DDC，但该方案采用并行方式，每个通道单独使用一个下变频模块，虽然实现起来简单，但会占用过多FPGA资源，而且会增加功耗。FPGA数控振荡器(Numerical Controlled Oscillator，NCO)和有限冲击响应(Finite Impulse Response，FIR)滤波器的IP核都支持多通道时分复用功能^[4]，可借此完成多通道DDC。

本文提出一种基于时分复用的思路完成双频8通道DDC设计的方法，仿真结果表明，基于该方法实现的DDC模块在确保实现预期功能的同时，大大降低了FPGA开销，节省了系统资源。

1 DDC设计原理

DDC模块包括数字混频器、NCO、抽取滤波3部分^[5]。单通道DDC一般结构如图1所示。NCO是信号产生器，产生混频时正交本振信号cos(ω₀n)与sin(ω₀n)，其中ω₀为本振频率。数字混频器将接收的高速采样信号x(n)分别与正交本振信号相乘，产生正交的I、Q两路信号。

设输入的离散解析信号为：

抽取序列的频谱是原始序列频谱经频移和D倍展宽后D个频谱叠加和。抽取信号经滤波器滤波可以得到基带信号，通常由设计合适的积分梳状滤波器（Cascaded Integrator Comb，CIC）^[6]、半带滤波器（Half Band，HB）^[7]、或FIR滤波器来完成，设计滤波器时需防止频谱混叠。

2 多通道接收机DDC设计

2.1 接收机整体设计

设计的高频雷达数字接收机同时工作在高低两个频段，对应两个发射通道，8个接收通道。天线接收的信号首先经过带通滤波器，经8通道模数转换器（Analog-to-Digital Converter，ADC）采样，采样后的信号送至FPGA，完成数字下变频和数据上传。FPGA还完成发射波形的数字产生，数字信号经两通道的数模转换器（Digital-to-Analog Converter，DAC）转换成模拟信号，最后经过带通滤波器滤波送至发射机。

2.2 NCO

NCO产生两路正交线性调频信号的同相分量和正交分量。接收端是高低频段同时工作，混频时需要两个NCO，分别产生高低两个频段的两路本振信号。NCO IP核支持多通道时分复用功能，用一个IP核即可。经ADC转换的信号数据率是48 MS/s，NCO产生的本振信号数据率也是48 MS/s，NCO IP核的工作时钟定为96 MHz，通道数设为2。

2.3 数字混频器

采用正交混频机制，正交混频可避免实信号频谱存在正负对称频率问题^[8]，混频时对高低频段进行时分复用，即单通道接收的高低两个频段信号在一个混频器里进行混频，可减少一半混频器的数目。混频器输入信号的数据率是48 MS/s，数字混频器的工作频率设为96 MHz。这样每一通道经混频将高低频段的信号分开，采用正交混频，会产生I、Q两路信号，因此原来的每通道数据经过混频之后变成了4通道数据，抽取滤波的通道数变为32。

2.4 抽取滤波器组

正交混频后通道数为32，每通道的数据率为48 MS/s，DDC之后进行1 024点的快速傅里叶变换，发射波形周期是250 ms，则变换之前的数据率为1 K/250 ms=4 KS/S，故DDC抽取倍数为48(MS/S)/4(KS/S)=12 000。为实现12 000倍的抽取与滤波，我们设计了8级滤波器级联方式的抽取滤波器组，如图2所示，前四级使用HB滤波器，每级抽取2倍，第五级到第七级FIR滤波器抽取倍数均为5，最后一级FIR滤波器抽取倍数为6。具体来看，系统抽取滤波模块的工作时钟是144 MHz，针对HB1来说，输入HB1信号数据率为48 MS/S，它的时分复用因子M=3，要完成32通道的抽取滤波需要HB1数目为11，依次可以计算出每级滤波器的数目：6个HB2，3个HB3，2个HB4，LPF1、LPF2、LPF3、LPF4的数目都是1。

各级滤波器的设计通过MATLAB的FDATool工具箱完成，相应参数如表1所示。

3 TDM多通道DDC实现

在Quartus里例化相应IP核，搭建整个DDC模块，模块寄存器传输级（RTL）框图如图3所示。fmcw_gen模块是数字本振模块，产生高低两个频段正交混频需要的本振信号；mixer模块是数字混频器模块，实现8通道的数字混频；ddc模块是8级FIR滤波器构成的抽取滤波模块，完成32通道的抽取滤波功能。

4 结果分析

4.1 多通道DDC仿真结果

多通道DDC仿真由Modelsim完成。由于调频连续波周期为250 ms，在Modelsim里仿真起来耗时特别长，仿真简化处理如下：用单一频率的正弦波来代替线性调频中断连续波，8通道只仿真第一个通道，即只给第一个通道提供数据，其他通道输入为零。

仿真参数设定：低频段本振信号7.53 MHz，高频段信号11.56 MHz；混频输入的测试信号是11.560 4 MHz和7.529 9 MHz两个正弦波的叠加。将Modelsim仿真的数据导入MATLAB做频谱分析，结果如下。

经计算，混频之后高频段信号有4个频率：f₁=400 Hz、f₂=4.031 MHz、f₃=19.159 MHz、f₄=23.124 MHz；低频段信号有4个频率：f₁=100 Hz、f₂=4.030 4 MHz、f₃=15.059 9 MHz、f₄=19.090 4 MHz。LPF4的通带截止频率是0.8 KHz，经过LPF4输出只有100 Hz和400 Hz的信号，图4是LPF4的输出结果，从图中看到高频段只有400 Hz的信号，低频段只有100 Hz的信号，表明抽取滤波结果正确。

LPF3的输出，理论上高频段只有400 Hz的信号，低频段只有100 Hz的信号，仿真结果与理论值一致。由于篇幅限制这里未给出，其他滤波器的仿真结果也与理论值吻合，这里未一一列出。整体的仿真结果表明本文提出的多通道数字下变频实现方法是可行的。

4.2 时分复用与并行单通道模式资源对比

Quartus编译工程可以查看时分复用和并行单通道（以后简称并行模式）两种模式下资源的使用情况。在并行模式下，仅计算后四级FIR滤波器对资源的使用情况，表2给出了时分复用方式与并行方式滤波器组FPGA资源的使用情况。

时分复用情况下，虽使用了较多的HB1和HB2滤波器，但HB滤波器有一半的系数为零，比对称FIR设计时的计算量少了一半，且HB滤波器阶数不高，因此整体对FPGA资源消耗不大。后四级FIR滤波器虽然阶数稍高，但每一级的滤波器数目都是1，对资源消耗少。整体上节省资源。从表中可看出并行方式下存储块的使用是时分复用方式的近12倍，结果表明采用时分复用滤波器组的方式可节省较多FPGA资源。

5 结论

本文针对同时双频多通道全数字接收机，提出了一种比较节省FPGA资源的多通道DDC 实现方法，其核心是对NCO、混频器及FIR滤波器IP核的时分复用，用一个滤波器组完成了32通道数据的抽取滤波处理，把数据的速率从48 MS/s降为4 kS/s。时分复用方式和传统并行方式进行DDC时FPGA资源使用情况对比分析表明，时分复用方式节省较多FPGA资源，是一种比较有效的设计。仿真结果表明，本文设计的DDC仿真结果与理论吻合。时分复用FIR滤波器IP核进行多通道DDC是一种比较可取的方式，通道数继续增加时，该方法仍然适用，可相应提高IP核的工作时钟频率，增加IP核的通道数。这种方法会在多通道全数字接收机里得到比较广泛的应用。

参考文献

[1] 施春荣，周涛，孙勇，等.高频地波雷达数字接收机设计[J].雷达与对抗，2008(4)：36-38.

[2] 王凡，高火涛，周林.基于FPGA的多信道全数字高频雷达接收机[J].华中科技大学学报（自然科学版），2011，39（3）：75-78.

[3] 匡宏印，张庆祥.基于FPGA的多通道双频数字化接收机研制[D].哈尔滨：哈尔滨工业大学，2013.

[4] 陈镜，曹芳菊.基于IP核的滤波器复用模块的设计和实现[J].无线电工程，2010，40(4)：26-29.

[5] 屈有萍，周端.基于FPGA的数字下变频研究实现[D].西安：西安电子科技大学，2007.

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[6] 李林，杨万麟.基于FPGA的数字下变频的电路设计与实现[D].成都：电子科技大学，2006.

[8] 薛年喜.MATLAB在数字信号处理中的应用[M].北京：清华大学出版社，2003：1-50.