0 引言

    功率放大器（Power Amplifier，PA）是通信系统中的关键模块，在PA的优化设计中，由于电路参数较多，模型结构较复杂，电路仿真需要耗费大量的时间和资源，在复杂工艺和高频MMIC PA设计中更为突出。随着集成电路工艺的发展，金属连线宽度和厚度变小，新工艺和新材料不断被应用到通信系统中，使得功率放大器的互连可靠性问题越来越突出^[1]。毫米波MMIC功率放大器金属连接线上流过的电流密度超过105 A/cm^2[2]，在如此高电流密度的作用下，电迁移导致金属连线中出现原子堆积或者空洞，引起金属连接线的短路或开路^[3]，进而使得电路发生功能失效。因此，电迁移已经成为通信系统中电路失效的主要原因，是系统可靠性的最大威胁。

    关于电迁移的研究，最早是在1959年由Fiks^[4]等人提出。1961年，Huntington^[5]研究了由电流引起的金属连线原子运动的电迁移失效。60年代末期，人们开始对金、银、铜、铝及其他金属合金材料进行电迁移研究。Black提出了著名的Black公式半经验公式^[6]。1976年，Blech在贝尔实验室发现了“Blech效应”^[7](又称“短尺寸效应”)，即当金属导体的长度小到一定距离时，电迁移原子移动将会停止。1997年IBM和Motorola将Cu互连线引入CMOS制造工艺中，成为互连线可靠性领域的一大变革。

    随着互连线的宽度缩小至深亚微米级，温度梯度迁移、热机械应力梯度迁移和表面迁移等效应也成为影响电迁移的重要因素^[8]。1999年Rzepka首次将导致电迁移的这些因素整合到有限元分析方法中^[9]。2000年，Duan等用实验证明了原子通量散度（AFD）最大的位置最易发生原子空位的积累，进而引发电迁移^[10]。2001年，Dalleau^[11]对电迁移的有限元模型进行改进，提出的有限元模型中AFD计算公式以及空穴形成的算法一直得到研究者们的青睐。

    在此基础上，在电路级的互连线可靠性研究方面，南洋理工大学的F. He^[12]首次采用了3D模型，利用ANSYS对一个COMS反相器进行了建模和仿真。之后天津大学的田毅贞^[13]等在此基础上结合神经网络进行了进一步的研究，但这些仅仅是电路级互连可靠性研究的初步尝试，有关复杂电路的互连可靠性分析还没有涉及。

    本文主要完成了一个典型的射频功率放大器的3D自动建模和仿真，主要采用了参数化自动建模的方法，大大缩减了建模的时间，提高了仿真的效率。通过分析得出了温度、电流、晶体管尺寸等因素对电路可靠性的影响，为电路的设计提供了参考。

1 电迁移概述

    随着集成度的不断提高，金属互连线的截面积越来越小，电流密度显著增大，电迁移^[14]是电路发生失效的主要原因。它引起金属原子扩散和迁移，进而导致原子和空位不断积累，而空位的积累会引起互连线开路，金属线电阻增大，造成电路的功能性失效。同时，金属原子积累导致互连线局部短路，造成电路另一种功能性失效。这两种互连线的失效，对电路来说是致命的，大大地降低了互连线的可靠性。

    电迁移导致的互连失效时间(t_f)可用式(1)来表示^[15]，其中B为常数，T为温度，j为电流密度，k_B为玻尔兹曼常数，E_a为金属原子迁移时的势垒高度。从式(1)可以得出，温度升高、电流密度增大会缩短互连线的失效时间，进而提高互连线的寿命。

    组成AFD的主要因素包括电、热和热机械应力，分别对应了AFD的3种主要驱动力，即电子风、温度梯度迁移和热机械应力梯度迁移。电子风是导体中的金属离子引起的直接力与电子风力的合力，它与电流密度成反比。互连线的焦耳热，结构和材料不均匀导致温度分布不均匀，进而产生了温度梯度。互连线中的温度梯度使得原子从温度高的区域流向温度低的区域，这就是温度产生的驱动力。热机械应力是由金属材料与周围材料之间的热量失配引起的。

    由这3种驱动力引起的原子流梯度的公式分别为式(3)～式(5)^[17]：其中，E是杨氏模量，α₁是热膨胀系数，ν是金属薄膜的泊松系数。

    互连线中总的AFD是这3种不同驱动因素产生AFD的和，即Total_AFD=AFD_EWF+AFD_TM+AFD_SM，AFD_EWF指由电子风产生的AFD，AFD_TM指因温度及温度梯度产生的AFD，AFD_SM指因热机械应力以及热机械应力梯度产生的AFD。

    鉴于以上所述，本文通过计算AFD来衡量互连线的可靠性。在可靠性仿真中，互连线上AFD的最大值就用来计算金属互连线的失效时间，同时对应的位置也是整个互连线系统中最易失效最不可靠的地方。

2 基于自动建模方法的3D建模

    在电迁移研究的早期，一般采用实验和数值计算法，但误差比较大。之后又出现了一些2D的仿真器和建模工具，如BERT^[18]和RELIANT^[19]是计算由电流密度引起的电路失效。后来，Teng等采用的基于温度的仿真器iTEM^[20]考虑了温度效应、电流密度等因素，将电路中的互连线分割成独立的小段，没有考虑连线间的耦合关系，存在很大的局限性。随着集成电路的发展，影响互连线可靠性的因素还与温度梯度与应力梯度以及材料等因素有关，因此这种基于电流密度的2D建模已不能满足要求。

    近年来产生的三维（3D）电路建模技术可以将温度、热应力以及材料属性都进行耦合分析。1999年，Rzepka等率先采用有限元分析方法进行了电迁移分析^[21]，之后这种方法被广泛使用于再可靠性分析中。在此也采用有限元数值分析方法对射频功率放大器进行建模及可靠性分析。

    传统的3D建模是在ANSYS软件中通过操作菜单来手动绘制模型，这种方法比较繁琐，特别是当尺寸需要修改时，模型就必须重画，需要耗费大量的时间和资源。为了解决这个问题，本文在建模的过程中采用ANSYS Parametric Design Language建模的方法，即通过软件编程在命令中嵌入几何尺寸的参数，通过修改这些参数就能达到修改几何尺寸的目的，可以节省大量的时间和资源。这种方法极大地提高了建模的效率，方便实现模型的自动化创建，为分析互连线的可靠性提供了方便。

    图1为所建的射频功率放大器模型结构图,采用参数化命令建模的方法，一个完整的电路模型就在程序执行的几十秒内构建完成。这里互连线的可靠性分析主要包含热-电和结构-热分析和AFD的计算，设置环境温度为100℃。仿真分析时，先对该功率放大器进行稳态分析，并将稳态分析得到的温度场结果导入进行结构-热分析，利用AFD的计算公式对ANSYS得到的各个网格单元的结果进行计算，得到该功率放大器金属连线AFD分布如图2所示，可以看到，AFD最大值出现在晶体管附近。

3 结果分析

3.1 温度、电流对互连可靠性的影响

    随着电路的集成度越来越高，芯片产生的热量无法及时散出去，会造成芯片升温，影响芯片内部的互连可靠性。本文在ANSYS中模拟出了不同温度和电流下的AFD值，如图3、图4所示。

    从图3可以看出，随着温度的增大，互连线中的温度梯度也随之增大，互连线的AFD成指数规律增长，而金属互连线的可靠性逐渐减低。尤其是当金属互连线的温度上升到80℃以上时，温度每上升10℃，互连线的AFD值就增大很多，意味着互连线的寿命在快速减小。另外，在温度较小的情况下，增大电流对互连线AFD的值并没有太大影响。因此，当电路长时间工作在高温高电流条件下，金属互连线的寿命会大大缩减。

    综上所示，随着温度的增加，电路中AFD的值逐渐变大，AFD与温度趋于指数关系，但在电流较低的时候，AFD随电流的增加呈现相对缓慢的增加（同AFD计算公式），当流过晶体管的电流越大，AFD值增大越明显。

3.2 晶体管尺寸对互连可靠性的影响

    在该射频功率放大器的设计中，采用的晶体管为典型的4指，常用的栅宽是75 μm到125 μm。

    如图4所示，给出了特定电流下不同尺寸晶体管的AFD_MAX与温度的变化关系。从图中可以看出，晶体管的尺寸越小，AFD_MAX的增加越快，互连线的失效时间越短，电路的可靠性越差。

    如图5所示，给出了特定温度下不同尺寸晶体管的AFD_MAX与电流的变化关系。从图中可以看出，晶体管的尺寸越小，AFD_MAX增加越快，互连线的失效时间越短，电路的可靠性越差。综合分析可得，对于功率放大器而言，当流过晶体管的电流相同时，晶体管的尺寸越大，AFD越小，主要是因为当电流相同时，大尺寸的晶体管电流密度会降低，进而由电流密度引起的AFD值会减小。但是当晶体管尺寸越大，中心处的温度扩散效果越差，会减弱AFD的减小趋势，即当晶体管尺寸变大时，这样的效应会减弱。所以，在一定的环境温度下，可以通过选择相应尺寸和工作状态的晶体管，以降低AFD值来提高电路可靠性。

    总之，为了保证射频功率放大器的可靠性，在设计过程中，应该选择栅宽较大的晶体管，这样晶体管的偏置范围和流过晶体管的电流范围的选择余地就较大。但同时较大尺寸的晶体管其寄生电容和寄生电阻会变大，虽然输出功率得到增加，其效率可能会降低。因此，在功率放大器的设计中，应该综合考虑输出功率、增益、效率和可靠性，权衡功率放大器各方面指标，选择合适尺寸和工作状态的晶体管。同时，功率放大器的工作环境温度对功率放大器的可靠性影响较大，应该尽量使得功率放大器工作在较低的环境温度，以提高其可靠性。

4 结论

    本文根据AFD的计算原理，综合了电流密度、温度梯度、热机械应力梯度对AFD的贡献，采用ANSYS软件对一个典型的射频功率放大器实现了自动建模，着重分析了其不同环境温度、不同电流和不同晶体管尺寸对互连线的可靠性的影响，可以帮助设计者选择最优的晶体管尺寸和工作状态来进行电路设计。

参考文献

[1] SRINIVASAN J，ADVES V,BOSE P，et al.The impact of technology scaling on lifetime reliability[C].International Conference on Dependable Systems and Networks，2004：177-186.

[2] WIN Semiconductor.PP10-10 0.10 mm InGaAs pHEMT power device layout design manual[R].WIN Semiconductor，2013.

[3] KAO H K，CARGILL III G S，HU C K.Electromigration of copper in Al(0.25 at.% Cu) conductor lines[J].Journal of Applied Physics，2001，89(5)：2588-2597.

[4] FIKS V B.On the mechanism of the mobility of ions in metals[J].Soviet Physics-Solid State，1959，1(1)：14-28.

[5] HUNTINGTON H B，GRONE A R.Current-induced marker motion in gold wires[J].Journal of Physics and Chemistry of Solids，1961，20(1)：76-87.

[6] BLACK J R.Electromigration—A brief survey and some recent results[J].Electron Devices，IEEE Transactions on，1969，16(4)：338-347.

[7] BLECH I A.Electromigration in thin aluminum films on titanium nitride[J].Journal of Applied Physics，1976，47(4)：1203-1208.

[8] TAN C M，ZHANG G，GAN Z.Dynamic study of the physical processes in the intrinsic line electromigration of deepsubmicron copper and aluminum interconnects[J].Device and Materials Reliability，IEEE Transactions on，2004，4(3)：450-456.

[9] RZEPKA S，MEUSEL E，KORHONEN M A，et al.3-D finite element simulator for migration effects due to various driving forces in interconnect lines[C].The fifth international workshop on stress induced phenomena in metallization.AIP Publishing，1999，491(1)：150-161.

[10] DUAN Q F，SHEN Y L.On the prediction of electromigration voiding using stress-based modeling[J].Journal of Applied Physics，2000，87(8)：4039-4041.

[11] DALLEAU D，WEIDE Z K.Three-dimensional voids simulation in chip metallization structures：a contribution to reliability evaluation[J].Microelectronics Reliability，2001，41(9)：1625-1630.

[12] HE F，TAN C M.Circuit level interconnect reliability study using 3D circuit model[J].Microelectronics Reliability，2010，50(3)：376-390.

[13] TIAN Y，HE F，ZHANG Q J，et al.Rapid ULSI interconnect reliability analysis using neural networks[J].2013.

[14] TAN C M，ROY A.Electromigration in ULSI interconnects[J].Materials Science and Engineering：R：Reports，2007，58(1)：1-75.

[15] SHATZKES M，LLOYD J R.A model for conductor failure considering diffusion concurrently with electromigration resulting in a current exponent of 2[J].Journal of applied physics，1986，59(11)：3890-3893.

[16] ROY A，TAN C M.Experimental investigation on the impact of stress free temperature on the electromigration performance of copper dual damascene submicron interconnect[J].Microelectronics Reliability，2006，46(9)：1652-1656.

[17] DALLEAU D，WEIDE Z K.Three-dimensional voids simulation in chip metallization structures: a contribution to reliability evaluation.Microelectronics Reliability，2001，41(9-10)：1625-1630.

[18] HU C M.(Berkeley Reliability Simulator) BERT：an IC reliability simulator.Microelectronics Journal，1992，23(4)：97-102.

[19] FROST D F，POOLE K F.RELIANT：A reliability analysis tool for VLSI interconnects.IEEE J Solid-State Circuits 1989，24(2)：458-462.

[20] TENG C，CHENG Y，ROSENBAUM E，et al.iTEM：a temperature-dependent electromigration reliability diagnosis tool.IEEE Trans Computer-aided Design of Integrated Circuits and Systems，1997，16(8)：882-893.

[21] RZEPKA S，MEUSEL E，KORHONEN M A，et al.3D finite element simulator for migration effects due to various driving forces in interconnect lines.In：Proc.5th International Workshop in Stress Induced Phenomena in Metallization，1999：150-161.