0 引言

　　随着高速数字通信技术的发展，传统的低速采样技术已难以满足宽带、超宽带雷达等领域对高速高精度数据采集的需求[1]。而且在航空、工业应用中对数据采集设备的采样率和精度要求也越来越高，高速ADC数据采集系统的应用需求越来越广泛。虽然现有的单片ADC速度有了很大提高，但是受现阶段器件制造工艺的限制，使得其难以在高采样的同时保持高的精度。传统的高速电子开关双DAC合成转换技术由于高速电子开关限制使得其不能广泛应用[2]，而并行多通道技术的出现为解决数据采集系统的采样率低的问题提供了技术支持，其也可称为时间交替采样技术[3]，即前端并行逐次采样后端串行多路复用。但是由于各通道的不一致性会产生3种失配误差(偏移误差、时延误差和增益误差)[4-6]，误差如果不进行矫正会影响整个采集系统的性能。

　　因此，针对传统数据采集系统采样率低、误差大的问题，本文设计了一种基于FPGA与DSP相结合的高速数据采集系统，其可实现信号的1 GS/s高速采样及失配误差的修正，使系统在高速采集的同时保持高的性能。

1 系统总体设计

　　根据时间交替采样系统的功能和原理，本文将整个系统划分为6个主要模块：信号调理模块、时钟产生和分配模块、模数转换模块、FPGA逻辑控制模块、DSP数字信号处理模块和电源管理模块。其主要结构框图如图1所示，系统的基本工作原理：宽带模拟信号经过信号输入模块的基本调理后，模数转换模块完成其输出的高质量模拟信号的并行采样，逻辑控制模块则完成高速采样数据的接收和缓存等预处理，最后通过数字信号处理模块实现数据的检验和误差矫正。

1.1 信号调理电路

　　在高速数据采集系统的设计中，需要给ADC模数转换模块提供高质量的输入信号，以便实现信号的高精度转换和后期的信号处理。因此，在模拟信号输入系统之前，需要完成基本的调理过程，包括放大和滤波。本文比较TI公司各种运算放大器，选用了THS45xx系列中的THS4509高速低噪声宽带差分运算放大器。其具有600 MHz的小信号带宽，当输入频率为10 MHz 时，2阶谐波失真为-104 dBc、3阶谐波失真为-108 dBc的特点，能够满足系统的要求。利用TI公司的FilterPro滤波器软件和TINA-TI仿真软件完成信号调理电路的设计如图2所示。

1.2 时钟产生和分配

　　时钟产生和分配模块是实现并行多通道采样技术的关键之一，为了实现1 GHz的采样率，需要提供4路250 MHz频率且相移相差90°的高质量时钟信号（clk0、clk90、clk180、clk270）。如果采用4个分离的时钟驱动芯片来分别驱动4个ADC芯片，时钟相位的延时难以准确实现，因此本文在设计中采用了集成压控振荡器的锁相环芯片来产生1 GHz的时钟，再利用时钟分配芯片生成4路250 MHz相移90°的时钟信号，作为ADC芯片的采样时钟。时钟分配芯片输出的时钟信号如图3所示。

　　锁相环芯片选用了输出频率范围为350~1 800 MHz的ADF4360-7，时钟分配则采用能够根据分频系数对相位进行调节的AD9510芯片。其都是ADI公司生产的高性能时钟产生和分配芯片，能够实现模数转换模块对时钟的要求。

　　1.3 模数转换模块

　　模数转换模块实现模拟信号到数字信号的转换，其主要由4个ADC芯片构成。考虑到无杂散动态范围(SFDR)、信噪比(SNR)、有效位数(ENOB)以及输入信号的带宽等指标要求，选用了250 MS/s、8位的AD9480。当其以250 MS/s的速度对19.7 MHz的正弦波采样时，只有-65 dBc的SFDR，47 dB的SNR，7.6位的ENOB。而且其模拟信号输入的带宽可达750 MHz，能够满足高速采样和高带宽输入的要求。

　　1.4 FPGA逻辑控制

　　输入的模拟信号经过A/D转换之后，需要将采样的数据接收和缓存。本设计选用XLINX公司的XC3S500E来接收AD9480输出的时钟和数据，完成数据采样的时序和逻辑控制。控制单元将采样的信号存放在内部RAM中，在完成32 KB（8KB/路）数据存储后产生DSP中断信号，通知DSP读入数据进行数据的检验和误差矫正。为了减小FPGA的工作的负荷，本文采用了数据分裂存储技术，即将AD输出的250 MHz时钟和采样的数据分成两路，每路以125 MHz的速度写入FPGA内部的FIFO中。

　1.5 数据处理电路

　　本系统采用了TI公司的TMS320VC5509A定点数字信号处理器来处理采样后的数据，该芯片的EMIF（存储器扩展接口）结构和DMA（直接内存访问）技术为高速数据传输提供了一种可能和可靠的通道。其CPU支持内部总线结构，包括一个程序总线、3个数据读取总线、两个数据写总线和额外的专用外围总线。在一个单一的周期内，这些总线能够实现3个数据读取和两个数据写的功能。同时，能够支持高达200 MHz时钟频率，而且具有两个算术/逻辑单元。

2 误差分析

　　由于各通道电路布局布线和ADC芯片的不同，导致各通道采样不可能完全一致，不可避免地产生通道失配误差。如图4所示，由于采样时钟延时精度不够带来的时延误差，增益不一致导致的增益误差，偏移不一致引起的偏移误差。而误差的存在是影响系统指标的关键，通过对各误差进行时域或频域分析能够完成后期误差的处理和矫正。

　　假设将M块低速的模数转换器组合成一个高速的AD。且其理想采样间隔为T，低速AD的采样间隔则为MT。g(t)为输入的信号。则本系统高速AD采集的序列如下：

　　当M个AD采样时，时间偏置理想下都是固定的，所有采样点在时间上都是以MT为周期，因此理想情况下时间交替采样信号的数学模型为：

　2.1 偏移误差

　　当系统存在偏移误差时，设每个AD的偏移误差为am，其中m=0，1，2，…，M-1，则实际的时域表现为：

　　其主要包含两部分：一部分是均匀采样后的频谱，另一部分为通道偏移不一致带来的分量(P(t))。令P(?棕)为偏移误差的傅里叶变换，输入信号的傅里叶变换为Ga(?棕)(a代表模拟信号频谱)。则含偏移误差的采样信号频谱为：

2.2 增益误差

　　假设每个AD存在gm的增益误差，其中m=0，1，2，…，M-1，则其时序表现为：

　　对其傅里叶变换得：

　　其中，M，…。式(6)即为增益幅度非均匀采样信号的数字频谱表达式。

　2.3 时延误差

　　在实际的信号采集中，系统内M个ADC实际采样点的时间是不均匀的，故f3(t)实为：

　　求出其频域响应为：

　　其中，。

　　从以上分析中可以看出，3种误差之间保持彼此独立，互不干扰。当采样频率fs固定后，时延误差、增益误差和偏移误差引起的杂散在频域的位置是固定的，是单独作用的。

3 数据处理和误差矫正

　　虽然系统存在这3种误差，但是时延误差仅与时钟分配芯片有关，一旦采样率确定，这个误差不会随着输入信号的改变而改变，增益误差和偏移误差仅与各AD的内部结构有关。因此，在实际中，可以通过数字信号处理的方式计算出误差固定值，并加入误差矫正模块修正采样的数据，从而得到精确的结果。

　　为了消除误差值，系统采用输入正弦信号拟合法，完成误差的矫正。误差估计过程：输入10 MHz的正弦波并进行采样，FPGA在完成一次采样后，输出中断信号，DSP读出采样的数据并完成偏移误差、时延误差和增益误差的测量，最后得到每一路AD的偏移误差ok、增益误差gk、时延误差ak后，就可以利用这3个参数对采样后的信号进行矫正。

　　系统的误差矫正流程如图5所示，主要包括Farrow结构的滤波器[7-8]、偏移消除模块和增益消除模块。其中时延误差的矫正就是根据傅里叶变换的时移性质，如果时间误差tk与采样周期Ts的比值为ak，则对应的频域变化为频域值乘以。使采样信号通过理想频率响应为的全通滤波器即可实现对时延误差的校正。

　　将采样得到的四路信号通过四组Farrow结构的滤波器，滤波器对不同的AD采得的数据施以不同的延迟ak，从而补偿了时延误差。为了消除ADC间的偏置误差，让每路采样后都减去其固有的直流偏置。而消除通道间的增益误差的方法是，将其余三路信号都乘以与其中一路参考信号的幅度比gk，使后三路信号都与参考的增益保持一致。

4 试验结果

　　通过对采样后存储的数据进行分析，并对比矫正前后的时域和频域波形，可以得出系统的矫正效果。实验中将误差矫正算法加入到DSP中，分别输入10 MHz正弦波和80 MHz正弦波测试误差矫正前后的时域及频域效果，如图6、7所示。从图示中可以看出，采样数据经过矫正后，误差明显降低，而且波形质量比矫正前效果好。由傅里叶变换数据的对称性整个频谱图是以fs/2频率为对称轴的，因此，在频谱图中只取一半。本设计经过多次测试，证明了基于时间交替采样技术的高速采集系统的可行性和准确性，能够实现高速采集条件下的误差矫正。

5 结论

　　本文介绍了一种基于FPGA+DSP的高速采样系统，并应用了时间交替采样的技术实现了采样速率的提高。在硬件设计上，结合了可编程逻辑器件的灵活性和数字信号处理器的高速信号处理能力。通过对偏移误差、时延误差和增益误差的分析，解决了高速采样系统中存在的误差问题，实现了采样数据的矫正处理。该设计已可实现采样率为1 GS/s的4路ADC并行采样，并能完成误差的矫正，且矫正后的指标优于矫正前。

参考文献

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