0 引言

随着工艺尺寸不断缩小，元件失配限制了Nyquist频率ADC实现精度。而Sigma-Delta ADC基于过采样及噪声整形技术，不受采样/保持电路匹配精度对分辨率的影响，能够获得14 bit以上有效位数，因而被广泛用于中低速、高精度模数转换领域，如电子测量、地磁传感、音频设备中等^[1]。

Sigma-Delta ADC包含调制器和数字滤波器两部分。调制器采用过采样和噪声整形技术，将带内量化噪声调制到高频处；后接数字滤波器进行低通滤波的同时，将输出降到Nyquist频率。本文根据实际应用要求，基于SMIC 180 nm混合信号工艺，实现了一种应用于音频信号的16 bit Sigma-Delta A/D转换器。

1Sigma-Delta调制器结构设计

由z域分析可知，输入信号x(z)通过L阶Sigma-Delta调制器后，输出信号如式(1)所示，其中e(z)为量化噪声。

由上式可知，输入信号延时了L个时间单位，而噪声被L阶整形。Sigma-Delta ADC转换精度由通带内信噪比(SNR)决定，理想L阶Sigma-Delta ADC的SNR可表示为^[2]：

其中OSR为过采样率，N为量化器位数。由上式可知，通过增加调制器阶数、过采样率或量化器位数都可以有效地提高信噪比^[3]。

本次设计采用1 bit量化mash2-2结构。由式(2)计算可知，为实现16 bit的量化精度，并为电路设计留有一定的裕量，选择64倍过采样率。调制器的simulink模型如图1所示。

H₁(z)、H₂(z)为数字抵消逻辑，其传输函数分别为z^-2、(1-z^-1)²。通过大量仿真验证，最终选取系数见表1。理想条件下，系统信噪比为107 dB，满足设计要求。

2 Sigma-Delta调制器电路设计

本次设计的Sigma-Delta调制器包括开关电容积分器、量化器、开关电路等模块。

2.1 栅压自举开关和传输门开关

开关的非线性导通电阻、阈值电压变化等都会引入谐波失真，都会影响信号的无杂散动态范围。本次设计中采用栅压自举开关以及传输门来实现模拟开关。栅压自举技术使得NMOS开关的V_gs不随输入电压的变化而变化，进而提高开关的线性度。往往用在ADC最前端。具体实现结构如图2所示。

当时钟信号clk为高电平时，开关管M7的栅压为0 V，M3和M8导通使电容C3充电至vdd；当clk为低电平时，M3和M8关断，M4、M6导通，使得开关M7栅源电压为C3上的电压，与输入信号无关，达到栅压自举的效果。本次设计V_gs保持恒定在1.6 V，当输入信号为10 kHz时，对输出信号作DFT分析，可得SFDR为140 dB，达到设计要求。

设计传输门开关时，使其导通电阻满足马鞍曲线，从而补偿N管和P管跨导差异，减小开关非线性。本次设计PMOS和NMOS的尺寸比为4:1。

2.2 运算放大器

本次设计的调制器共需要四个运算放大器，采用折叠式共源共栅结构，如图3所示。最终实现指标见表2。

由于运放采用全差分结构，所以输出共模电平对MOS管之间匹配比较敏感^[4]。本文采用开关电容共模反馈，使共模输出电压稳定在0.9 V。

传统的4电容共模反馈电路如图4所示，V_op和V_on为运放的输出端。在φ₁相位，共模参考电压V_cm与偏置电压V_bias连接在C1上，在φ₂相位，C1、C2电容发生电荷共享，产生V_cmfb电压，即所希望的共模反馈控制电压。这个电路的缺点之一是输出端在φ₁、φ₂相位存在不同负载电容的切换问题，这将影响运放的稳定性。本文采用的结构如图5所示。通过多加入两个电容，使得输出端口在φ₁、φ₂相位具有相同的负载。此外，这种结构比传统结构能更快地将共模电压建立到所希望的值。

2.3 量化器

在Sigma-Delta调制器中，比较器的非理想特性受到噪声传输函数整形作用，所以电路中对其性能要求不是很高^[5]。由于比较器要在一个较宽的输入信号范围内正常工作，本次设计选用了功耗不高且满足性能要求的边沿触发离散比较器，如图6所示。

当clk为低电平时，M7、M10导通，M3、M4关断，比较器输出端Out+、Out-都为低电平，RS锁存器输出保持不变，比较器处于复位阶段。当clk从低到高跳变时，M7、M10关断，M3、M4导通，A、B通过M1、M2开始放电，放电速度由输入电压决定，输入电压高对应放电速度快。假设In+输入电压高于In-，则A点放电速度高于B点，最终使A点为低电位，B点为高电位，完成比较功能。本文设计的比较器比较精度为0.4 mV，延迟时间为10.2 ns。

3 数字滤波器的设计

信号经过Sigma-Delta调制器完成带内噪声整形，再通过数字滤波器对高频噪声滤波，并将信号降采样至Nyquist频率。图7为滤波器整体结构。

3.1 CIC抽取滤波器

CIC滤波器的z域传输函数为：

其中D为抽取因子。由于单个滤波器不能对噪声进行足够的抑制，为达到足够的衰减，必须采用多个滤波器级联。对于L阶调制器，需要采用L+1阶CIC滤波器^[6]，本次设计采用5阶级联CIC滤波器并完成16倍抽取，其z域表达式为：

对应的CIC滤波器的实现框图如图8所示。

该结构由四级抽取因子为2的相同结构FIR子滤波器级联组成。进一步推导子滤波器传输函数：

采用polyphase结构完成子滤波器设计，如图9所示。该结构先对信号进行降采样再滤波，由于更多寄存器工作在降采样后的时钟频率下，从而降低电路整体功耗。

3.2 CIC补偿滤波器

信号通过CIC滤波器后，需级联一个补偿滤波器对通带衰减进行补偿。采用polyphase直接型FIR滤波器转置结构实现具体设计。此外，采用移位加代替乘法器以减少硬件开销。使用Matlab filter builder工具箱，分别设置通带波纹和阻带衰减为0.01 dB和90 dB，得到16阶补偿滤波器系数，对其进行CSD编码，从而减少系数中1的个数，进一步降低功耗。

3.3 半带滤波器

本文采用半带滤波器对信号进行最后一级的滤波和降采样。由于半带滤波器中一半的系数为0，功耗较低。使用Matlab filter builder工具箱得到126阶系数，并对其进行CSD编码，同样采用polyphase直接型FIR滤波器转置结构完成设计。

4 ADC整体仿真结果

当输入为500 mV@10.625 kHz正弦波时，调制器的输出信噪失真比为96.3 dB。整体ADC的信噪失真比为95.9 dB。

调制器的输出频谱如图10所示，ADC的输出频谱如图11所示，ADC的整体版图如图12所示。

5 结论

本次设计基于SMIC 180 nm工艺，实现了一种应用于音频的16 bit Sigma-Delta ADC。其中调制器采用mash2-2结构，数字滤波器采用CIC滤波器、CIC补偿滤波器及半带滤波器级联实现。仿真结果表明，该ADC能够达到95.9 dB的信噪失真比，有效位数为15.6 bit，整体功耗约为2.34 mW。

参考文献

[1] Wu Haijun，Li Bin，Zhang Huabin.A 1.2 V power adaptable 95-to-67 dB DR 2-2 mash delta-sigma ADC with configurable OSR[C].Electron Devices and Solid-State Circuits，Hong Kong，2013：1-2.

[2] Yang Shaojun，Tong Ziquan，Jiang Yueming.The design of a multi-bit sigma-delta ADC modulator[C].International Conference on Measurement，Information and Control，Harbin，2013：280-283.

[3] SCHREIER R，TEMES G C.Understanding delta-sigma data converters[M].New Jersey：Wiley & Sons Inc，2004.

[4] NANCE M，Ericson.High-Temperature，high-resolution A/D conversion using 2nd- and 4th-order cascaded ΣΔ modulation in 3.3 V 0.5 μm SOS-CMOS[D].University of Tennessee，Knoxville，2002.

[5] del Rio R，Medeiro F，Perez-Verdu B，et al.CMOS cascade sigma-delta modulators for sensors and telecom[M].Netherland：Springer Inc，2006.

[6] ALLEN P E，HOLBERG D R.CMOS analog circuit design[M].Oxford University Press Inc，2011.

[7] 陈雷.高精度ΣΔ ADC的研究[D].西安：西北工业大学，2006.