高速实时采集处理系统是现代以微处理器为核心的各种控制、实时监控、实时信号处理系统的核心组成部分。由于在控制、实时监控等领域对所监控信号精确度的要求越来越高，所以这种系统必须可以提供高速的采样速率" title="采样速率">采样速率，以满足在一定的时间内可以采集更多个采样点的要求，使采样系统更加精确。同时，又由于一些应用对于实时性的要求，系统必须在满足高速采样的条件下，还可以对信号进行快速、实时地处理。针对以上问题本文提出了一种既能满足高速采样要求，又能提供实时处理能力的数据采集处理系统的设计方案。
　　该方案根据实际要求，采用了美国德州仪器公司推出的TMS320C6713作为核心处理器。TMS320C6713是德州仪器公司推出的一款浮点型高性能DSP，主频为167MHz，处理能力达到1200MFOLPS。其主要特点如下^[1]：
　　（1）采用了超长指令字（VLIW）体系结构，有8个独立功能单元，32个32bit通用寄存器，一个时钟周期同时执行8条32bit指令，且所有指令都是条件指令。
　　（2）硬件支持IEEE的单精度和双精度指令，字节寻址（8、16、32bit 数据）。
　　（3）L1/L2存储器结构，4KB一级程序缓存，4KB一级数据缓存，64KB二级缓存。
　　（4）16个独立通道的EDMA，每个通道对应一个专用同步触发事件，使得EDMA可以被外设中断、EDMA传输完成等事件触发。
　　（5）32bit外部存储器接口（EMIF），与异步器件（SRAM、EPROM）和同步器件（SDRAM、SBSRAM）无缝连接，一共有256M可寻址范围。
Altera公司的EP2C20F256是低功耗Cyclone II FPGA家族成员之一^[2]，具有18K个逻辑单元，240KB的嵌入式RAM，26个18×18的嵌入式乘法器，4个系统时钟管理锁相环，最大可达315个I/O口。本系统用此款FPGA设计了复杂的逻辑，充分利用了FPGA的优势，使尽可能多的工作软件化，这样无论调试还是修改都极为方便。利用EP2C20F256在本系统中设计两个软FIFO作为DSP接收数据的缓存，这样可以减少外部对DSP的中断次数，提高DSP处理的效率。此外，还有与DSP接口的外围电路，实现与DSP的无缝连接。
1 高速实时数据采集系统的硬件设计
　　系统由两组A/D、D/A" title="D/A">D/A组成，一组为12bit，可配置：另一组是双路10bit，可以通过软件设置选择哪一路A/D、D/A来工作。为了保证系统的高速实时性，用EP2C20F256（FPGA）设计了两个软FIFO，以减少对DSP的中断次数。虽然总体会有延时，但避免了DSP中断带来的开销。时钟的同步设计对于系统的正常工作起到了至关重要的作用。DSP挂载了用两片4M×16bit的SDRAM组成一个4M×32bit的SDRAM，以便与TMS320C6713的32位数据总线相匹配，充分利用6000系列DSP的性能优势。DSP还挂载了一个128KB的ROM，用于固化程序。因为DSP的EMIF接口外接了多个存储器（利用FPGA设计的FIFO及控制线），所以必须设计总线隔离使各个存储器工作都与其他存储器互不影响。此外，系统外围包含了电源模块、下载接口、时钟同步与系统复位电路。系统的硬件示意图如图1所示。

1.1 基于 FPGA的两个4M、12bit FIFO的设计
　　FIFO在整个系统中被用作输入数据和输出数据的缓存，最主要的目的就是减少A/D对DSP的中断次数，将一个数据中断一次变为2 048个数据中断一次，这样减少了中断的断点保护、现场保护等额外开销，给处理数据争取了尽可能大的时间，但是整体的时延将会增大，不过所引起的时延是在设计指标限定内。采用quartus II设计的FIFO结构图如图2^[2]所示，属于异步FIFO，故与DSP的异步读写相匹配。

　　图中，AOE、CE_wr_en_n、fifo1_rd_clk_ARE、fifo2_wr_clk_AWE、dspdata[11..0] 是与DSP的EMIF相接的信号，wruseword[11..0]再做些逻辑作为中断信号给到DSP的INT4引脚，所有这些都按照标准异步时序[1～2]来完成与DSP的通信， Fifo1_wr_en、fifo1_wr_clk、AD2FPGA_data[11..0]用来与A/D完成数据的读入。fifi2_read_clk、FPGA2DA_data[11..0]用来与D/A完成数据的写出。
1.2 硬件系统中时钟的提供与各设备间的同步
　　硬件系统中A/D、D/A、FIFO等设备的时钟由DSP控制FPGA来产生，DSP通过EMIF接口把采样速率通知FPGA，FPGA则根据这个信息用锁相环将晶振的时钟进行分频，然后提供给A/D、D/A、FIFO。
　　本系统将A/D、D/A、FIFO由同一时钟控制，这种同步关系保证了通信的稳定性。由于入FIFO与出FIFO是同一时钟，在入FIFO收到一个数的同时，出FIFO也输出了一个数据，从而避免了FIFO的上下溢出。
1.3 EMIF接口^[3]、总线隔离与地址空间的分配
　　EMIF接口是6000系列DSP以并行总线方式访问外部设备的唯一途径，它支持的同步器件包括SBSRAM、SDRAM，异步器件包括SRAM、ROM以及FIFO等，本系统中SDRAM、Flash ROM、FIFO都是通过EMIF与DSP进行通信的。
　　因为这些器件都是通过同一数据总线和地址总线进行数据通信，所以需要进行总线隔离，本系统在每个器件前都加了三态门，通过EMIF的控制总线，如ARE、AWE、AOE、CE和地址总线进行控制，以使DSP在访问一个器件时其他器件都为高阻状态。
　　C6713的地址空间被分为四个部分：CE0、CE1、CE2、CE3。本系统将CE0作为SDRAM的寻址空间，CE1作为Flash ROM的寻址空间，CE2作为FIFO与DSP之间数据信息的寻址空间，CE3作为FIFO与DSP间控制信息的寻址空间。
1.4电源管理、JTAG接口和FPGA配置芯片^[4]
　　本系统需要外部直接提供一个5V的电源，电源的输出电流不能小于3A，这个数据是根据所有器件的功耗算得的。系统中需要的其他电压，如3.3V、2.5V、1.8V、1.2V等由若干电源芯片如MAX660、MAX603、MAX604从5V变压得到。
　　本系统对DSP和FPGA都提供了程序下载口，TMS320C6713（DSP）的七个JTAG仿真脚/TRST、TMS、TDI、TDO、TCK、EMU1和EMU0连接到一个14脚双排插头上，可与XDS510仿真器相连，系统调试时可通过PC机下载程序进行调试。EP2C20F256（FPGA）的TMS、TDI、TDO、TCK接到一个10脚双排插头上，作为JTAG模式的下载口。
　　此外，FPGA还需要加上一个配置芯片EPCS4SI8，作用类似于DSP的Flash ROM，把程序固化在里面，在每次上电时配置芯片的程序会加载到FPGA中。
2 高速实时数据采集系统的软件设计
　　整个系统的工作流程如图3所示，分为初始化DSP、初始化FPGA、等待中断、中断处理几个过程。DSP程序由DSP BIOS和CSL相结合完成。