Mentor Graphics Corp.（纳斯达克：MENT）今天宣布该公司与TSMC（台湾积体电路制造股份有限公司，简称台积电）达成10纳米(nm)的合作协议。为满足用于早期客户的测试芯片和IP（互联网协议）设计起动的10纳米鳍式场效晶体管(Fin Field-Effect Transistor；FinFET)的工艺要求，已经改进了物理设计、分析、验证和优化工具。基础架构包括Olympus-SoC™数字设计系统，Analog FastSPICE(AFS™)平台（含AFS Mega）和Calibre®结束解决方案(Calibre® signoff solution)。

TSMC设计基础架构营销部(Design Infrastructure Marketing Division)高级总监Suk Lee表示：“TSMC和Mentor正在进行广泛的工程工作，以便让双方的客户都能很好地利用先进的工艺技术。每一个节点都需要进行许多创新才能满足新的物理要求、提高客户设计赋能(design enablement)的精确度，与此同时性能更优、转回时间更短。”

Calibre提供布线形状的全色彩能力，以帮助设计者指定符合10纳米规则要求的设计舱(cockpit)之外的色彩分配。针对定制集成电路布线图，改进后的Calibre RealTime产品能进行互动的色彩检查，同时利用芯片厂认可的Calibre结束平台能使用所有定制布线工具进行设计。

针对10纳米FinFET设计，Mentor和TSMC还改进了Calibre填充解决方案。Calibre YieldEnhancer中SmartFill ECO的功能支持“随时填充(fill-as-you-go)”工作流，以确保IP和其它设计模块在设计过程中都能准确地呈现。当部分设计被修改时，SmartFill ECO功能能重新填充仅受影响的那部分，从而最小化转回时间(turnaround time)。同样的，为在诸如TSMC10纳米这样的先进工艺节点上维持设计层级实现高效的布线后模拟，Calibre LVS也被改进了。

两家公司还联手调整了Mentor® Olympus-SoC的布线和路由系统让它能满足TSMC的10纳米FinFET的要求。为了能用于10纳米FinFET，数据库、布线、时钟树合成、提取、优化和路由引擎都做了重大的改进。

为了确保10纳米FinFET设备的准确的电路模拟，Mentor与TSMC合作让BSIM-CMG（伯克利共多栅极晶体管）和TMI模型在Analog FastSPICE平台（如AFS Mega）上能用于高速设备和电路层模拟。Calibre xACT™提取产品和Calibre nmLVS™产品也支持新的10纳米FinFET模型。

因Mentor和TSMC在设计赋能方面的合作让客户取得成功的案例，将于9月30日在San Jose Convention Center（圣若泽会展中心）举行的TSMC的开放创新平台生态系统论坛(Open Innovation Platform Ecosystem Forum)会议上讲述。了解详情，请登录TSMC网站www.tsmc.com。