随着电力电子技术和直流输电技术的发展，电力电子装置对性能和技术指标的要求越来越高^[1-3]，以DSP、CPU、FPGA为核心的智能电力电子装置在电力系统中的应用日益广泛^[4]。控制保护系统和阀基控制单元VCU（Valve Control Unit）是换流阀系统中的核心设备，分别处于系统的两个重要层面，伴随直流输电容量的增大，这两层之间有大量的控制命令和数据信息需要交互，因此这之间的数据通信能力已成为系统性能提升的一个瓶颈^[4]。而传统的电信号直连、串口通信、CAN总线在通信数据速率及应用的灵活性方面都有很多限制^[4]，早已不能满足应用的需求。而以太网协议又过于复杂，实时性也不可控。由于这两层之间是点对点通信的模式，而高级数据链路控制（HDLC）协议作为一种常用的点对点数据通信协议^[5]，具有通信速率高、实时性好、应用灵活、配置简单等优点。鉴于此，本系统中采用了HDLC作为控制主机与VCU之间的数据通信协议。

1 系统总体结构设计

由于高压大功率电压源换流阀的子模块比较多，要求采样的通道和控制的数据也更多，采样数据和控制数据的实时性直接影响电压源换流阀的控制性能，因此设计可靠、高速的控制系统非常重要。目前最常用的控制系统方案是三级控制系统，包括控制保护系统、阀基控制单元和串联阀驱动单元。系统结构图如图1所示。

控制保护系统是换流阀系统的控制核心，处于最上层，主要由上位机和控制主机构成。上位机对整个系统进行监控，实现良好的人机界面，记录和显示试验波形数据等功能；控制主机完成整个系统的控制保护，主要功能包括一次电量的采集、控制算法的设计与实现、对整个系统运行状态的检测和保护、响应上位机的控制命令并将系统电量上传至上位机等。

阀基控制单元（VCU）是换流阀系统触发监控系统的一部分，处于中间层。VCU系统承上启下，接收上层控制保护系统的控制要求，并实时下发触发指令并监控下层门极驱动单元（GDU）。同时，将串联阀的运行状态数据汇总报告给控制保护系统。每个VCU与一相高压串联阀的上、下两个桥臂对应，控制保护系统通过VCU将整个串联阀的每个阀臂当成一个器件。

本系统中控制主机和VCU的功能结构框图及其之间的数据通信如图2所示，二者都是基于FPGA+DSP的平台实现的，控制主机向VCU下发PWM控制命令和定值参数等信息，VCU向控制主机上传阀状态、事件信息和模拟信号采样值等。其中HDLC收发器模块在大规模PFGA中实现，外接光电转换模块将电信号转换为光信号经由光纤传输。

2 HDLC协议及其软硬件实现

考虑到设备研发的可靠性、稳定性和简单性以及软件模块配置灵活性，HDLC通信收发器基于FPGA逻辑实现^[5-6]，分模块层次化采用Verilog HDL语言进行设计，最终封装为一个可移植的IP，并在ModelSim SE上通过验证后下载到FPGA进行实际工作。

HDLC收发器IP设计主要包含3个功能子层模块：物理层（PHY）、链路层（LNK）和接口控制层（ICL）。

基于上层应用的考虑，收发器通信模式为全双工通信，收发通道独立工作。数据通信速率为10 Mb/s，物理层1B2B编码后线路速率为20 Mb/s。通信采用异步模式，接收侧从接收到的码流中恢复出数据同步时钟作为物理层解码时钟，这样信道有较强的抗干扰力和延时适应性。

本HDLC收发器中，物理层采用的线路编码为CMI码，并包含数据时钟恢复模块(CDR)，采用数字锁相环DPLL实现从数据码流中提取同步时钟；链路层采用标准HDLC协议，并设置接收和发送数据缓冲区；接口控制层为HDLC收发器封装了一个面向DSP/MCU的通用数据总线接口，方便连接各种总线接口。HDLC收发器的功能模块框图如图3所示。

2.1 物理层电路设计

物理层线路编码有两种选择，一种为传号反转码CMI(Coded Mark Inversion)，另一种为非归零码NRZ(Non-Return Zero)。CMI码主要优点：(1)实现简单，容易提取时钟。(2)零直流电平与低频成分。(3)提供有保证的信号传送，可做到编码数据流的发送数与应用数据流无关，并且比特顺序与接口无关。(4)无比特错误倍增。(5)通过码型检测能查到离散的比特错误。

由于以上一系列优点，本系统中采用CMI编解码模块完成物理层数据编解码，使数据适合在光纤信道传输，物理层数据速率采用20 Mb/s，链路层数据通信速率为10 Mb/s，以保证能满足应用需求。另外，物理层还实现了CDR功能，接收时钟通过数字锁相环从码流中提取。

为了节约成本，提高系统集成度，本系统中CDR电路没有采用专用芯片实现，而是在FPGA内部用数字逻辑实现了数字锁相环（DPLL）电路^[7]。DPLL由3个模块组成，即数字鉴相器（DPD）、数字环路滤波器（DLF）和数字压控振荡器（DCO）。本设计中采用超前滞后型锁相环(LL-DPLL)^[8]从CMI数据码流中提取同步时钟。由于从数据码流中提取时钟需要一个高频的时钟源对数据进行高倍采样，因此采用了FPGA内部自带的PLL对外部晶振输入的时钟进行倍频，再用这个高频时钟通过DPLL对数据流锁相提取时钟。

2.2 链路层HDLC协议逻辑设计

HDLC是一种重要的数据通信链路层协议。标准的HDLC的帧格式由6个字段组成，这6个字段可以分为5种类型：标志序列（F）、地址字段（A）、控制字段（C）、信息字段（I）和帧校验字段（FCS）。

本系统在标准的HDLC帧格式的基础上规定了图4所示的帧格式。

其中各字段的含义和功能解释如下：

(1)标志序列（F）

HDLC指定采用01111110(16进制0x7e)为标志序列，称为F标志。要求所有的帧必须以F标志开始和结束。接收设备不断地搜寻F标志以实现帧同步，从而保证接收部分对后续字段的正确识别。另外，在帧与帧的空载期间，可以连续发送F字段或保持为高电平，用来作为时间填充。

在一串数据比特中，有可能产生与标志字段的码型相同的比特组合。为了防止这种情况产生，保证对数据的透明传输，采取了比特填充技术。当采用比特填充技术时，在信码中连续5个“1”以后插入一个“0”；而在接收端，则去除5个“1”以后的“0”，恢复原来的数据序列。比特填充技术的采用排除了在信息流中出现标志字段的可能性，保证了对数据信息的透明传输。

(2)信息字段（I）

信息字段内包含了用户的数据信息和来自上层的各种控制信息。它可以是任意长度的比特序列。在本系统中，根据控制主机与VCU之间的通信数据，定义了3种信息帧格式。其中，主机下发至VCU的两种帧格式如图5、图6所示。VCU上传至主机的一种帧格式如图7所示。

(3)帧校验序列字段（FCS）

　　帧校验序列用于对帧内数据进行循环冗余校验，其校验范围从地址字段的第一比特到信息字段的最后一比特的序列，并且规定为了透明传输而插入的“0”不在校验范围内[9]。本系统中的HDLC模块提供16 bit CRC数据效验模式，硬件逻辑完成CRC的编码和效验工作。

HDLC协议编解码原理框图如图8、图9所示。

2.3 接口控制层电路设计

为方便DSP/MCU软件操作，HDLC IP设计了面向通用总线的接口控制模块，可以连接大多数CPU的外部总线。发送和接受缓冲区采用FIFO设计，可以缓存多帧数据，确保软件接收不丢帧。

具体的工作原理：控制主机中的HDLC IP与ADSP的AMI总线相连接，DSP通过驱动软件操作HDLC光纤通信接口。在系统上电启动后，下发系统定值初始化VCU；在系统正常运行后，每个中断向VCU下发PWM控制命令，同时接收VCU上传的状态信息。VCU中的HDLC IP与本地FPGA的控制IP相连，此控制IP负责解析主机下发的定值和PWM控制命令，并产生相应的PWM控制波形向下面的GDU发送，同时将VCU采集到的电流电压值以及各GDU的状态信息填写到HDLC发送缓冲区，上传给主机。

需要注意的是，为保证VCU上产生的PWM波的完整性，VCU在接收到主机的PWM控制命令后不是立即产生相应的PWM波，而是等当前的PWM周期波发送完毕后更新PWM波形参数，产生新的PWM波。因此，PWM波的控制产生可能会有一个周期的延时，但这并不影响系统功能。

3 与主机通信测试结果

图10和图11是系统联调过程的示波器波形截图，其中通道1捕捉的是VCU上传到主机的HDLC帧，通道2捕捉的是主机下发至VCU的HDLC帧，通道3、4为VCU产生的一对互斥的PWM波形。可以看到PWM波并没有因为命令参数的变化而破坏其周期完整性。

经过测试，此应用方式能很好地满足系统功能需求，可靠性高。

目前换流阀系统所控制的阀单元数量越来越大，控制主机与阀基控制单元之间需要交互的数据信息越来越多。针对此现状，在不破坏传统通信实时性的基础上，将现代通信技术引入电力电子控制领域，采用HDLC作为二者之间的通信协议，并在实际装置中通过了性能实测。本系统中以大规模逻辑器件硬件化实现HDLC收发器，将控制主机与VCU通过光纤点对点互连实现数据通信。系统具有可靠性高、数据吞吐率大、实时性好、可扩展性强、配置简单灵活等优点。

参考文献

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