雷达信号源是现代雷达系统的核心部分。随着电子信息技术的发展，雷达系统对雷达信号源的要求越来越高[1]。

本文基于软件无线电的思想和直接数字频率合成的基本原理，采用Xilinx公司的Virtex-5系列XC5VLX70TFPGA，在此器件中实现相位累加、波形查找表、PCI9054的接口设计、数/模转换芯片AD9737的寄存器配置以及一些逻辑控制。使用Verilog HDL硬件描述语言在ISE开发环境中进行设计，完成了硬件设计、仿真、综合、测试的整个流程，并可以根据实际需要灵活修改。此方法不但提高了设计效率，而且使系统具有设计灵活、实现简单、性能稳定的特点，所产生的雷达信号具有分辨率高、相位连续可调等优点，能够满足现代雷达系统的要求。
1 DDS的基本原理
DDS的原理框图如图1所示。它主要由参考频率源、相位累加器、波形存储器(ROM)、数/模转换器(DAC)和低通滤波器等组成。DDS的实质是利用采样定理，通过相位对ROM查表产生波形。DDS的核心部分是相位累加器，它是N位全加器，对输入的频率控制字进行累加运算。

设参考时钟为fc，频率控制字为k，相位累加器字长为N，波形存储器（ROM）里存放2N个数据（一个周期）。其工作过程：在参考时钟fc的驱动下，相位累加器以步长k做累加操作，得到相位对ROM寻址，使之输出相应的幅度码，再经过数/模转换器得到输出波形[1-4]。

2 雷达中频信号源系统方案设计
基于FPGA的雷达中频信号源的系统框图如图2所示。系统主要由CPCI单板计算机、PCI9054芯片、Xilinx FPGA、数/模转换器AD9737、低通滤波器和时钟电路组成。系统工作时，由CPCI计算机完成人机交互控制，通过PCI9054总线接口与FPGA进行通信，写入信号参数；在FPGA中实现DDS的模拟，并根据设置的参数产生相应的数字波形；由数/模转换芯片AD9737将数字信号转化为模拟信号，经低通滤波器后输出雷达中频信号。

2.1 系统信号处理流程
如图3所示，通过计算机软件接口界面，由用户向单板计算机输入信号载频、输出功率、信号类型、脉冲重复时间(PRT)、脉冲宽度（PW）以及其他信号波形数据和特性参数，并通过PCI9054总线发送至系统的各个工作模块。

控制软件根据用户发出的操作指令，运用信息控制字、命令控制字和信号设置参数对系统中的各个模块参数进行设置，并在信号产生的过程中进行过程控制。
完成数据传输的任务后，由控制逻辑对各个波形产生器和DDS进行初始化。各个波形产生器单元根据输入的信号数据参数对波形产生过程中相关的计算变量进行设置。初始化完成后由控制逻辑将当前状态信息返回至单板计算机。
完成初始化任务后，控制逻辑根据消息控制字的内容，对各个信号波形产生器的产生过程进行控制，然后由DDS产生雷达数字信号，经AD9737转换成模拟信号后输出。
本系统各指标要求：信号频率范围：0~400 MHz；频率分辨率：≤10 kHz；脉冲宽度：50 ns~400 ?滋s；脉冲重复间隔：4 ?滋s~10 ms；AD9737采样频率：1 Gb/s；ROM存储数据：11 bit偏移二进制码；输出信号类型：连续波、重频参差抖动、频率捷变、二相编码、线性调频。
2.2 DDS模块设计
由FPGA实现DDS模块，其结构如图4所示，由频率累加器、相位累加器、相位偏移累加器、波形存储器(ROM)和相位选择开关等部分组成。其中，频率累加器用于产生线性调频信号时控制频率增量；相位累加器与普通的DDS一样，输入频率控制字，输出的数据就是合成信号的相位，相位累加器的溢出频率即为DDS输出信号的频率[3]；相位偏移累加器用于产生BPSK信号，其相位偏移有0和?仔两种；用前面部分产生的数据作为波形存储器(ROM)的相位取样地址，这样就可以把存储在ROM中的波形抽样值经查找表查出，完成相位到幅值的转换；脉冲重复时间(PRT)和脉宽(PW)信号输入到脉冲调制器，输出信号与ROM输出波形相乘即产生了重频调制信号。

2.3 ROM模块的设计与优化
Xilinx公司的Virtex-5系列FPGA提供了Block ROM的IP核，使用存储器初始化（.coe）对ROM进行初始化，在上电后使其内容保持不变，即实现ROM功能。
首先确定所存储正弦波的量化位宽，方案所选的D/A芯片AD9737提供11 bit量化位宽。为保证D/A的量化精度，在资源允许的前提下，ROM存储器中所存储数据应与D/A芯片量化位宽相对应。
FPGA芯片中块存储器资源宝贵，因而需要压缩ROM容量。根据正弦波的奇偶对称性和周期性，可只存四分之一周期的正弦波数据。此时，相位累加器输出相位码的前两位为象限信息，“00”为第I象限，“01”为第II象限，“10”为第III象限，“11”为第IV象限。相位码中首位为极性标识，“0”为正极性，“1”为负极性[1]。
2.4 并/串转换
本方案直接产生雷达中频信号，输出模拟信号频率最高可达400 MHz，AD采样频率为1 GHz。而Virtex-5系列XC5VLX70T FPGA最高工作频率为550 MHz[1]，根据并/串转换的思想，利用面积换取速度，设计4个并行ROM模块[5]，如图5所示。

数/模转换芯片的时钟为1 GHz，它由FPGA内部Rocket I/O硬核提供。它采用CML、CDR、线路编码和预加重等技术，可极大减小时钟扭曲，最高速率可达10 Gb/s以上[2]。设置时，输入端置入8 bit“10101010”序列，码率为2 Gb/s，即可得到1 GHz的精准时钟。
3 雷达各体制信号的产生方法及仿真
连续波信号的产生原理比较简单，这里不做叙述。下面讲述固定重频、重频抖动、线性调频、频率和二相编码等雷达信号的实现方法，并给出ModelSim的仿真结果[6]。
(1)固定重频雷达信号及重频抖动雷达信号
固定重频雷达信号是在连续波信号的基础上加入重频调制信息，输入PRT和PW参数到脉冲调制器产生脉冲信号，再与连续波相乘得到[7]。图6所示为固定重频雷达信号。

重频抖动雷达信号与固定重频雷达信号相比，其PRI发生了随机性的变化。这里采用伪随机M序列的方法，利用5位移位寄存器实现从+12.5%到-12.5%的PRI抖动。伪随机噪声码产生的原理图如图7所示。

(2)线性调频雷达信号
LFM信号的时间与频率之间存在线性关系[7]。在普通DDS前面加一级频率累加器，输入频率增量字，改变频率控制字，从而可以改变输出信号的频率。本设计设置的频率增量字为一固定值，输出信号为线性调频信号，如图8所示。当然，如果频率增量是一个变化的值，则输出信号即为非线性调频信号。

(3)相位编码雷达信号
在DDS模块后加上相位偏移器和相位开关。相位偏移量有0和π两种。输入bpsk码字到相位开关，当码元为0时，产生π的相位偏移量；当码元为1时，产生0的相位偏移量，即相位保持不变。图9所示为4 bit二相编码雷达信号的仿真结果，其码字为1100。
(4)频率捷变雷达信号
频率捷变信号与常规雷达信号相比，其频率发生了变化，其他参数不变[7]。本方案基于状态机实现脉组捷变，利用状态的变化控制频率控制字的变化，即在一组脉冲周期内为一个频率控制字，另一组脉冲周期内为另外一个频率控制字。图10所示为二组频率捷变雷达信号。
本文基于FPGA，在DDS原理基础上加以改进，在ISE软件环境下，利用 Verilog HDL语言编程实现了连续波、重频参差抖动、频率捷变、线性调频以及相位编码等雷达信号波形，经下载至Virtex-5 XC5VLX70T芯片实验测试后验证方案可行，且效果良好。此设计方案与专用DDS芯片相比，电路更简单，成本较低，开发周期短，且所产生的信号种类多，波形质量较好。
参考文献
[1] 项圣文.DDS雷达信号源的性能分析和改进[D].西安：西安电子科技大学，2006.
[2] 徐文波，田耘.XILINX FPGA开发实用教程[M].北京：清华大学出版社，2012.
[3] 熊培蕾，张剑云，刘春泉.FPGA在雷达信号模拟器中的应用[J].微型机及应用，2010，29(6)：10-12.
[4] 陈亚军，陈隆道.基于Verilog HDL的信号发生器的设计[J]. 电子器件，2011，34(5)：525-528.
[5] 王锰，吕卫祥.基于高速D/A AD9739的宽带信号产生[J].雷达与对抗，2011，31(4)：55-58.
[6] 夏宇闻.Verilog 数字系统设计教程(第二版)[M].北京：北京航空航天大学出版社，2008.
[7] 张明友，汪学刚.雷达系统[M].北京：电子工业出版社，2006.