二维成像声纳形成探测范围内的距离-方位二维声图像，在地形地貌勘探、水下目标定位等方面日益得到重视，具有广泛的应用前景。数字图像声纳具有系统性能稳定、图像质量高、处理能力强等优点，但由于数字成像系统同时具有数据运算量大、需要实时成像等特点，对处理器性能要求很高。随着适用于并行处理的现场可编程门阵列(FPGA)器件的快速发展，采用大规模FPGA为核心处理器的图像声纳，在提高了整体性能的同时，其系统结构也更加简单。

本文所介绍的成像声纳实时采集处理系统由Altera公司的FPGA、TI公司的DSP以及一些外围电路组成。系统对各路模拟信号进行采集，并在采集的过程中完成原始数据的存储以及实时目标方位和距离的解算，然后通过以太网传送至上位机进行显示。本系统的波束形成采用DFT波束形成[1]，可以利用快速傅里叶变换（FFT）以便于FPGA器件实现。当目标处于近场时，需要进行近场聚焦处理。设计中采用运算量小、适合工程应用的近场聚焦DFT波束形成[2]。
1 系统硬件组成
如图1所示，全系统硬件由数据采集存储单元、实时信号处理单元及数据传输单元组成。可以看出，FPGA为整个实时处理系统的核心。FPGA接收来自数据采集存储单元发送的数据，进行数字滤波、正交解调、FFT波束形成及扇形变换等运算（如图2所示），并将处理后的结果通过DSP上传至上位机进行显示和存储，同时接收PC机通过DSP转发的各种控制指令，并根据需要向各数据采集存储单元下发参数和命令。

1.1 数据采集存储单元
数字采集存储单元对来自换能器基阵的模拟信号进行放大滤波，然后在其内部FPGA的控制下，完成A/D转换、CF卡存储等功能，并完成实时采集数据流的LVDS发送。
A/D采用了8通道、14 bit同步采样并行变换的A/D芯片，最高采样率为250 kS/s，采样后得到的数据由并行接口输出。图像声纳需要保证所有通道具有同步的相位信息。设计中由FPGA统一给出同步信号SYNC，同时触发多通道A/D同时开启工作，以保证相位一致性。
A/D采集到的原始数据在FPGA的控制下分为两个数据流。一路被写入CF卡进行保存，另一路通过LVDS发送器向实时信号处理单元传送。
1.2 实时信号处理单元
实时信号处理模块是本设计的核心，由一片高性能FPGA[3]完成实时信号预处理（带通滤波、正交混频、低通滤波）、FFT波束形成、扇形变换、数据传输及命令解码、转发等任务。其内部实现结构如图2所示。
FPGA工作流程如图3所示。

1.2.1 信号预处理模块
模拟信号进行A/D转换后变为数字信号，还需要进行滤波、解调等处理才能进行波束形成。信号接收模块在接收到来自各个数据采集存储单元发送的LVDS数据后，完成串/并转换后提供给信号预处理模块。如图2所示，预处理模块由带通滤波器、正交混频模块、低通滤波器组成。
信号经带通滤波后，输出触发信号给正交混频模块。混频时将各路信号与本地载波相乘，分别生成相对应的虚部和实部信号。低通滤波与带通滤波器的生成过程类似，该滤波系数也由Matlab生成。为了保证数据流可以被连续地、实时地进行处理，数据经过低通滤波器之后将被写入乒乓RAM进行缓存，预处理模块与加权聚焦模块分别读写不同的RAM区域以保证数据的有效性与连续性。
1.2.2 加权聚集模块
为了抑制旁瓣、解决近场条件下图像散焦问题，需要用加权聚焦模块对预处理后的数据进行处理。其过程是：聚焦系数与预处理后的数据相乘，以改变不同采集距离上数据的增益，因此聚焦系数与成像的距离有很大关系。权衡系统运算的复杂性和可靠性，通过在成像距离上划分间隔来控制加权聚焦的过程，即某个距离上采集的数据在存储时被划分为若干行，行数间隔相同的数据表示的距离间隔也相同，这样可以将每个间隔内部的数据与相同的聚焦系数进行运算，不同间隔上运算的聚焦系数则随着成像的距离的变化而不同。
1.2.3 FFT模块
512点FFT共由9级基2模块完成。9级基2模块内部结构相同，区别在于计算数据、存储器位数不同。每一级基2模块都含有双口RAM及地址产生器、旋转因子地址产生器、旋转因子ROM、蝶形运算单元[4]。其内部结构如图4所示。

每级基2 FFT结果的动态范围最多需要扩展1 bit不会产生溢出，所以设计中每级扩展1 bit，9级FFT共增加9 bit，FFT输出结果为25 bit。
1.2.4 SDRAM切换控制模块
SDRAM切换控制模块的主要功能是把波束形成的数据或直传上来的原始数据按照相应的时序要求写入外部SDRAM芯片。当一片SDRAM写满数据后，通过此切换控制模块可以将数据写入另一片SDRAM，从而完成数据的乒乓写入操作。其结构如图6所示。

每次上电后，SDRAM控制器自动启动初始化定时器，对外部SDRAM进行初始化并配置其工作模式。随后NIOS处理器对SDRAM控制器的工作模式、最大地址等参数进行设置。当系统启动后，ABS/直传模块发送过来的数据会在SDRAM切换控制器的控制下写入FIFO。而每当FIFO写满后，SDRAM控制器会根据SDRAM的工作时序将FIFO中的数据写入外部SDRAM中。当写入地址计数器达到预设最大行数时，SDRAM控制器会发出“写满”信号，通知切换控制器进行切换。在读取模式下，根据目前的工作模式，SDRAM切换控制器会采用扇形变换地址或自然顺序地址从SDRAM中读取数据并输出。
2 系统软件设计
2.1 实时信号处理单元软件设计
实时信号处理单元由内部的NIOS处理器进行控制。其负责接收来自上位机的指令，解码后下发至各个模块，完成参数设置、工作状态控制等功能。由于具体的数据处理过程由FPGA内部的硬件模块完成(如图3)，因此NIOS处理器的工作就是等待DSP发送工作命令、工作参数然后设置各个硬件模块的工作状态。
2.2 DSP软件设计
DSP是上位机与FPGA之间数据/命令传输的桥梁。DSP通过以太网与上位机进行通信，通过EMIF总线与FPGA进行数据传输[5]。其主要流程是：DSP上电后初始化以太网控制器和EDMA控制器，然后不断查询以太网接收数据缓冲区，查看是否有上位机的控制命令。若有，则首先对上位机发出的命令给予应答，并根据上位机的命令完成相应的处理。当声纳工作模式改变时，DSP会重新配置EDMA并根据需要将上位机的命令下发给FPGA。
3 成像声纳系统测试结果
为验证成像声纳系统的可行性和检测系统的性能，分别进行了实验室实验和水池实验，对实时成像功能和基元原始数据上传功能进行了测试。
图7为成像声纳在水池实时成像的画面，其中两条45度平行亮线为池壁两侧的回声成像，池壁两侧中间的亮点为水中乒乓球串的成像结果。图8为基元数据上传的截图，显示了8个通道的A/D采集的原始数据。

实验表明，本系统达到了预定设计指标,工作稳定可靠,实时成像画面稳定，在600×600分辨率的条件下，刷新率达到20 f/s，基元原始数据采集、上传功能正常。
本系统作为新型图像声纳的核心组成部分, 负责完成对换能器阵元输出信号的采集、传输和处理等工作。由于采用了大规模FPGA作为信号预处理及波束形成的处理器，使得系统结构得到简化，系统性能、稳定性得到提高。经过试用，本系统在实验室实验和水池实验中均获得了很好的效果。
参考文献
[1] 田坦，刘国枝，孙大军.声纳技术[M].哈尔滨：哈尔滨工程大学出版社，2000：63-120.
[2] 滕婷婷，孙大军，张友文，等.近场聚焦DFT波束形成在图像声纳中的应用[J].声学技术，2010，29(6)：107-110.
[3] Altera Corporation.Stratix II device handbook[Z].2005.
[4] 田丰，邓建国，贾治华，等.FFT算法的一种FPGA实现.现代电子技术，2005，8(119)：97-100.
[5] (美)Texas Instruments Incorporated.TMS320C6000系列DSP 的CPU与外设[M].卞红雨，纪祥春，乔钢，等译.北京:清华大学出版社，2007.