摘 要：提出了一种基于触发器行为的J、K激励函数的最小化方法，并通过同步时序逻辑电路的设计来体现该方法的优越性。
关键词：J、K触发器；激励函数；同步时序逻辑电路

　在数字逻辑电路的设计中，遵循的设计准则是[1]：在保证所设计的时序逻辑电路具有正确功能的前提下，触发器的激励函数应该最小化，从而简化电路结构，即使用较简单且较少的门电路。简化电路结构也可带来减少电路面积、降低电路功耗、减低电路成本等一系列的优点。因此，简化电路是逻辑设计的主要目标。
用JK触发器进行时序逻辑电路设计时，目前主要文献介绍的方法是[2]：先求触发器最小化的次态函数，再与触发器的特性方程对比求J、K激励函数。但大家会发现使用该方法不但非常繁琐而且不能保证获得的J、K激励函数是最小化的。同时次态函数和J、K激励函数对应关系不明显，对于边沿J、K触发器的同步时序电路设计也变得无规律所寻。
　所以本文在深入分析J、K触发器的激励函数和次态函数关系的基础上，提出了一种基于触发器行为的J、K激励函数的最小化方法[3]并结合次态联合卡诺图进行化简，同时通过同步时序逻辑电路的设计来体现该方法对激励函数最小化的简便之处。



　（3）优越性分析
　本次设计利用了次态联合卡诺图，设计更加精确合理。通过激励函数最小化的方法使得设计的逻辑电路能达到最优化。最后在检验自启动功能时，无需将无效状态对应的编码代入次态函数表达式中计算次态，而只要根据联合卡诺图的分图来检验自启动，无需计算，准确又方便地描述了现态与次态的转换关系。

通过认识目前对激励函数最小化的不足，本文则从J、K触发器的激励函数和次态函数的关系出发，进一步结合次态联合卡诺图推导出了一种激励函数最小化的方法。同时通过对边沿J、K触发器的同步时序电路设计表现了该方法的简单可行。对于时序电路自启动功能的检查，无论涉及到同步时序电路还是异步时序电路，本文的方法都具有其独特优势。
参考文献
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