在软件无线电中，数字下变频DDC作为一个桥梁连接着前端A/D转换器和后端的DSP器件。通过变频、抽取滤波，将低速数据送给DSP器件进行处理[1-4]。随着开云棋牌官网在线客服技术的发展，FPGA的性能越来越高，而成本越来越低，并且内置越来越多的成熟IP核，这些都为其研究和开发提供了方便。利用FPGA实现DDC功能成为软件无线电设计中的常用手段。

1 数字下变频的基本原理
在软件无线电中，一般都采用正交数字下变频法，如图1所示，正交数字下变频法主要由数字混频器、数字振荡器NCO和抽取滤波器三个部分组成。其中核心部件是抽取滤波器和数字振荡器NCO。抽取滤波器采用具有抗混叠效应的CIC滤波和作为补偿滤波器的FIR来实现，NCO模块采用Altera的NCO核来实现[5]。

由于单级CIC滤波器的旁瓣电平比较大，阻带衰减很差，难以满足实用要求。为了降低旁瓣电平，采用多级CIC滤波器级联的方法来解决，滤波器级数N越大，CIC幅频相应越好。图2采用的是8级抽取结构的CIC滤波器。

3.2 FPGA设计
对上述算法模型进行FPGA设计，采用Altera公司的STRATIXII系列FPGA作为器件平台，并在其STRATIXII DSP开发板上进行硬件验证。
A/D采样率为120 MS/s，系统输入时钟频率为120 MHz，低通滤波器（LPF）的阶数为64阶，分解到奇偶两路各32阶。在QUARTUSII软件中应用Verilog进行开发，系统经综合编译后的RTL图如图7所示。

表1为系统的资源消耗情况，可以看出该系统消耗的逻辑资源、存储器资源以及DSP模块资源非常少，满足绝大多数雷达、电子侦察、通信系统的要求。

将关心的信号添加到Altera提供的SignalTap II Logic Analyzer中。利用板子上的ADC输入不同频率的信号，使用STP进行采集并将采集到的波形数据保存为CSV文件，然后利用Matlab将其中I/Q两路输出信号读出，作图分析其正交性。为验证该系统在整个频带内的性能平稳度，每隔10 MHz设置一个频点，进行详细验证，如图8～图12所示。

硬件验证结果表明，在整个10 MHz～40 MHz设计带宽内有效地实现了对中频信号的下变频处理，并且信号具有很好的正交性。该正交变换系统的镜频抑制能力可达60 dB，能够满足绝大多雷达、电子侦察、通信系统的设计要求。
参考文献
[1] 杨小牛，楼才义，徐建庭.软件无线电技术与应用[M].北京：电子工业出版社，2010.
[2] 杨勋.软件无线电中上下变频技术的设计和实现[D].西安：西安电子科技大学，2007.
[3] SIMONE L，COMPARINI M C，MARCHETTI F，et al. Spacecraft transponder for deep space applications：design and performance[C].IEEE Areospace Conference Proceeding，2002：1337-1347.
[4] COLEMAN J O，ALTER J J，SCHOLNIK D.FPGA Architecture for gigahertz-sampling wideband if－to－baseband conversion[C]．2000 International Conference on Signal Processing Applications and Technology，2000．
[5] Altera Corporation.NCO megacore function user guide[Z].2009.