建立时间是采样保持电路的一项重要性能指标，特别是在流水线A/D转换系统中，其建立时间直接关系到A/D系统的转换速率。由于增益自举型放大器在获得高增益的同时，能够有足够高的带宽和更小的功耗，被广泛应用于开关电容型采样保持电路中。增益自举通过增加辅助运放来提高增益，但会给系统引入零极点，对建立时间产生很大影响[1]，使系统复杂化。为了简化分析和设计，本文采用了具有相同传输函数的P型和N型辅助运放，并使用共源共栅结构来实现。相比于折叠式结构，共源共栅结构放大器的次极点更高，功耗更小，同时利用电容电位平移技术来解决输入直流电平不匹配的问题。主运放采用套筒式结构，以降低功耗。

1 增益自举型运放的模型分析
1.1 增益自举型运放
本文讨论的增益自举运算放大器如图1所示，由主运放和4个提高增益的辅助运放（虚框内为辅助运放具体结构）组成。辅助运放中， N型辅助运放位于信号路径上，对建立时间影响较大[2]。

3 电路的性能仿真
本文采用电容翻转型结构来测试，取差分输入范围FS=2 V，采样电容CH=1 pF，总负载电容为CL=2 pF。采用TSMC公司的0.35 ?滋m CMOS工艺，在Spectre下， 对运算放大器进行了仿真验证。电路的仿真结果显示，加入2 pF的负载，在100 mV的输入信号下，对于0.01%的建立精度，其小信号建立时间在5 ns以内。表1显示了文中放大器和参考文献[2，6]中放大器的比较，从表中可以看出，本文设计的运放能在更短的时间内达到建立精度，并且功耗相对较低。

通过对增益自举型运算放大器模型的简化和分析发现，影响建立时间的主要因素包括主运放和辅助运放的带宽及其相位裕度。基于这些参数，提出了一种新的分析方法，即使用相同的N型辅助运放和P型辅助运放传输函数来简化分析，同时，使用共源共栅结构的辅助运放，在获得更好的建立时间的同时降低了功耗。采用电容电位平移技术解决了辅助运放输入直流电平的不匹配问题。通过比较发现，本文设计的放大器与同类的其他放大器相比，建立时间缩小了16%以上，在压摆率提高40%以上的同时，只有8 mW的功耗，满足了高速低功耗采样保持电路的要求。
参考文献
[1] KAMATH Y，MEYER R，GRAY P.Relationship between frequency response and settling time of operational amplifier[J].IEEE J.Solid-State Circuits，1974，9(6)：347-352.
[2] Yang Yi，DAVID M B.Modeling and optimization of fastsettling time gain-boosted cascode CMOS amplifiers[J].Proceedings of the IEEE SoutheastCon，2010：33-36.
[3] AHMADI M M.A new modeling and optimization of gainboosted cascode amplifier for high-speed and low-voltage applications[J].IEEE Transactions on Circuits and Systems—II，2006，53(3)：169-173.
[4] FELDMAN A，BOSER B，GRAY P.A 13-bit，1.4-MS/s sigma-deltamodulator for RF baseband channel applications[J].IEEE Solid-StateCircuits，1998，33(10)：1462-1469.
[5] JOHNS D，MARTIN K.Analog integrated circuit design[M].NY：Wiley，1997.
[6] MUSA R，YUSOFF Y.Design of single-stage foldedcascode gain boost amplifier for 100 mW 10-bit 50 MS/s pipelined analog-to-digital[J].Journal of Semiconductors，2008，29(2)：800-804.