Vivado™设计套件是什么？

集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBAAXI4互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado 工具将各类可编程技术结合在一起，能够可扩展实现多达1 亿个等效ASIC 门的设计。

专注于集成的组件——为了解决集成的瓶颈问题，Vivado 设计套件采用了用于快速综合和验证C 语言算法IP 的ESL 设计，实现重用的标准算法和RTL IP 封装技术，标准IP 封装和各类系统构建模块的系统集成，模块和系统验证的仿真速度提高了3 倍，与此同时，硬件协仿真将性能提升了100倍。

专注于实现的组件——为了解决实现的瓶颈，Vivado工具采用层次化器件编辑器和布局规划器、速度提升了3 至15 倍，且为SystemVerilog 提供了业界最好支持的逻辑综合工具、速度提升4 倍且确定性更高的布局布线引擎，以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。此外，增量式流程能让工程变更通知单(ECO) 的任何修改只需对设计的一小部分进行重新实现就能快速处理，同时确保性能不受影响。最后，Vivado 工具通过利用最新共享的可扩展数据模型，能够估算设计流程各个阶段的功耗、时序和占用面积，从而达到预先分析，进而优化自动化时钟门等集成功能。

为何要打造全新的工具套件而不是对ISE设计套件进行升级？

客户需要一个全新的设计环境以提升生产力、缩短产品上市时间、超越可编程逻辑、实现可编程系统集成等。为了响应客户的需求，赛灵思工程师从2008 年开始付诸行动，打造出了Vivado 工具这一巅峰之作。

Vivado工具能解决当前设计人员面临的哪些主要挑战？

“All-Programmable”器件不只是涵盖可编程逻辑设计，还涉及到可编程系统集成，要在更少的芯片上集成越来越多的系统功能。为了构建上述系统，我们会面临一系列全新的集成和实现设计生产力瓶颈，这是我们必须要解决的问题：

集成瓶颈

• 集成C 语言算法和RTL 级IP
• 混合DSP、嵌入式、连接功能、逻辑领域
• 模块和“系统”验证
• 设计和IP 重用

实现瓶颈

• 层次化芯片布局规划与分区
• 多领域和多晶片物理优化
• 多变量“设计”和“时序”收敛的冲突
• 设计后期发生的ECO及变更引起的连锁反应

最新环境相对于ISE设计套件14生产力方面有何优势？

联盟计划成员、客户以及赛灵思团队通过运行各种经现场测试的设计，结果表明，相对于同类竞争工具，Vivado 设计套件从总体上把集成度和实现速度提高至原来的4 倍。

赛灵思是不是不再需要ISE设计套件了？

不是。ISE 设计套件14版本支持目前的28nm 产品，赛灵思会继续为面向前代产品设计的工具提供支持。

现在客户能做些什么？

客户可报名参加早期试用计划，下载相关技术文档，抢先了解Vivado 设计套件，为自己首款或下一款7 系列FPGA和Zynq-7000 EPP设计做好准备。今夏早些时候7 系列将面向公众全面推出，今年晚些时候Zynq-7000 EPP也将面向公众发货。早期试用计划参与者可在5 月8 日下载相关工具。

“All-Programmable”器件具体是指什么东西？

就28nm 工艺而言，赛灵思开发出了许多类型的可编程技术，从逻辑和IO、软件可编程ARM 处理系统、3D-IC、模拟混合信号(AMS)、系统到IC设计工具以及IP 等。赛灵思将上述可编程技术进行不同组合，然后集成到”All-Programmable”器件中，如目前发货的基于堆叠硅片互联技术(SSIT) 的Virtex-7 2000T FPGA和Zynq-7000 可扩展处理平台(EPP) 以及支持高级模拟混合信号(AMS)、高性能SERDES和PLL 到可编程数据转换器资源的FPGA。

Vivado设计套件能帮助客户实现哪些此前无法实现的工作？

当设计人员在汽车、消费类、工业控制、有线与无线通信、医疗等众多应用中采用新一代“All-Programmable”器件来实现可编程逻辑或者可编程系统集成时，Vivado工具有助于提高他们的生产力。尤其是进行新一代设计，如上所述，工程师可用Vivado 工具解决集成和实现方面存在的诸多生产力瓶颈问题。

学习使用Vivado设计套件难不难？

学习使用按钮式Vivado集成开发环境(IDE) 对大多数用户而言应当相对比较简单，特别是用户已有ISE PlanAhead工具的使用经验，那就更容易了。随着用户不断熟悉Vivado IDE，还可利用不断推出的新特性以及GUI 内置的分析和优化功能，轻松优化性能、功耗和资源利用。

--技术问题--

是否支持部分可重配置功能？

支持。2012 年底的beta 版本中将提供部分可重配置功能。2012 年内，需要部分可重配置功能的用户用户还需要继续使用ISE。

Vivado综合技术与赛灵思综合技术(XST)有何不同？

Vivado 综合技术基于经业界验证的ASIC 综合技术，能扩展适应于极大型设计。它可支持SystemVerilog、SDC、TCL等，并采用Vivado共享的可扩展数据模型支持整个流程的交叉测试。

新工具与ISE间能否支持项目的移植？

ISE 项目浏览器和PlanAhead项目能移植到Vivado IDE，但Vivado项目无法移植到PlanAhead。除约束文件，包括源文件列表在内的所有其它项目设置均能进行传输。客户必须创建赛灵思设计约束(XDC) 格式的约束条件，并将其单独添加到项目中。

Vivado IP集成器为什么优于Altera的QSys？

设计人员可利用Vivado以图形的形式创建IP 系统，或利用TCL、参数传递、Vivado 仿真和ChipScope 集成等，专门针对调试设计。从实现工具（报告、布局规划、原理图）返回IPI的交叉测试可加速融合，这也是一大优势。

Vivado仿真器与ISim有什么不同？

Vivado 仿真器采用全新的引擎，紧密集成于Vivado IDE中。该引擎的速度比ISim 快3 倍，而占用的存储器容量却仅为一半。它完全集成于Vivado IDE，能够通过TCL 更好地控制仿真器操作。

Vivado仿真器能否使旧版架构设计符合7系列要求？

一般说来，赛灵思建议用户采用原生架构。不过Vivado 支持旧版架构的程度与ISE 针对所有Virtex 级别器件的支持相同。

Vivado仿真器是否支持VHDL和Verilog的时序仿真？

Vivado仅为Verilog 的时序仿真提供支持。但是Vivado 可为Verilog和VHDL以及混合语言提供功能仿真支持。

Vivado为什么不支持VHDL时序仿真？

VHDL时序仿真是基于VITAL的仿真，该标准速度很慢，限制性较大，且已长期未进行更新。

客户能否用Mentor、Synopsys、Cadence和Aldec编译赛灵思仿真库？

可以。Vivado 设计套件可提供名为compxlib的TCL命令以编译仿真库。

Vivado仿真器是否支持SystemVerilog或硬件协仿真？

我们计划在今后发布的软件版本中为二者提供支持。