2 OQPSK数字调制器实现
DSP Builder是一个系统级(或算法级)设计工具，它架构在多个软件工具之上，并把系统级(算法仿真建模)和RTL(硬件实现)两个设计领域的设计工具连接起来，都放在了MATLAB/Simulink图形设计平台上，而将QuartusⅡ作为底层设计工具置于后台，最大程度发挥了各种工具的优势。除了图形化的系统建模外，DSP Builder还可以自动完成大部分的设计过程和仿真，直至把设计文件下载至FPGA开发板上。本设计完全基于FPGA实现，该调制器采用DSP Builder的图形化设计，通过Simulink的图形化界面进行建模、系统级仿真，并调用QuartusⅡ进行综合、网表生成和适配，最后完成向FPGA的配置下载过程。整个设计思路灵活，图形界面简单直观，硬件实现部分采用Altera 公司开发的Cyclone系列EP1C6Q240C8。系统模型由共分时钟、串并转换、四相制载波产生、相位选择等电路组成，如图2所示。该模型的系统级仿真结果如图3所示，I、Q对应为串并转换并延迟后的码元，输出为调制后的载波。

2.1 时钟、串/并转换、相位选择模块的实现^[3]
时钟模块调用Simulink中的锁相环模型，对输入时钟进行分频与倍频。输出两路时钟信号，分别用作延迟时钟与载波信号产生模块的时钟。在串并转换中输入的信息码元经过串并转换器，变成速率减半的双比特序列。具体实现是采用计数器对输入时钟计数，计数输出作为D触发器的使能输入，通过使能信号控制输入码元在输出端的输出以实现对数据的串并转换。
在DDS模块中的相位调制精度设置为10, 所以相位选择器输入代码的宽度也相应设置成10位, 相应的相位调制输入值对应关系为: 相位输出Ф₀=π/4 时相位控制字的输入值对应为128, 3π/4 时对应384为调制输入值, 5π/4 时对应640 为调制输入值, 7π/4时对应896为调制输入值，其计算公式如式(1)所示。相位选择模块采用四路复用器根据输入I、Q两路信号做选通信号，实现对相位控制字的选择。

2.2 载波发生器的实现
四相载波发生器采用直接数字合成器实现，它是采用数字技术的一种新型频率合成技术，通过控制频率、相位增量的步长，产生各种不同频率的信号。它具有一系列的优点：较高的频率分辨率；可以实现快速的频率切换；在频率改变时能够保持相位的连续；很容易实现频率、相位和幅度的数控调制等。
基于DSP Builder的子系统如图4所示，DDS子系统Subsystem有3个输入，分别为Freqword(32位控制字)、phaseword(10位相位控制字)、Amp(10 位控制字)；1个输出，即10位OQPSK输出。2个累加器分别为相位累加器和相位调制器，LUT为正弦ROM查找表。频率控制字的计算公式如式(2)所示，在式中fclk是系统时钟，N是相位累加器的数据位宽，也是频率输入字的数据位宽。相位控制字接收相位选择其提供的输入数据。幅度控制字也可以根据输出幅度的需要进行设定，在仿真中幅度控制值设定为1。

2.3 OQPSK的FPGA实现^[4]
通过Matlab/Simulink对已经设计好的OQPSK模型进行编译，再调用DSP Builder的Signal Compiler工具直接生成QuartusⅡ工程文件，再调用QuartusⅡ完成综合、网表生成和适配，直至完成FPGA的配置下载过程。
本设计方案采用的FPGA芯片是Altera公司的Cyclone系列芯片EP1C6Q240C8，其容量6000个逻辑宏单元(LE)，等效于标准15万逻辑门电路，速度为-8，可通过单片芯片电路实现DDS，相位累加和相位调制器分别为32位和10位，正弦ROM查找表存储1 024×10 bit波形数据，利用FPGA可以根据需要方便地实现OQPSK全数字调制，且具有浪费的实时性。在转换后的源代码通过功能仿真与时序仿真测试后，再经过QuartusⅡ软件综合生成EDF格式的网表文件，得到的波形如图5所示。图中，clock为系统时钟， Fword为频率控制字，Datain为输入码元，Sel为串并转换后的两路码元信号，OQPSK为调制后输出信号。QuartusⅡ中的仿真结果与Matlab/Simulink中的仿真结果在相位，频率和幅度上基本一致。利用FPGA能输出较高质量的信号，虽然内部数字信号有一定的抖动，但通过采用抖动注入技术、延时叠加法等方法，通常也能将误差保持在允许范围之内。

通过Matlab对调制后数据进行频谱分析，分析结果如图6所示。由图可以看出，OQPSK信号具有恒包络特性，没有出现180°的相位跳变；对其做1 024点FFT，并进行谱运算，得到信号频谱，带宽为1.2 MHz，载波频率为2.8 MHz(采样频率为9.6 MHz)，达到设计要求。