由于基带芯片面向移动手持终端，因此在同步的算法选择和硬件框架结构上必须考虑功耗的影响，应该尽量选择低功耗算法和低复杂度硬件结构；本文在同步设计中为了进一步降低同步功耗，将优化传统算法和硬件结构。
1 CMMB系统同步设计概述
　　本系统设计的帧同步及频率同步均在时域中完成^[2]，算法利用信标中的两个相同长度的同步序列的相关性。由于系统的载波频率较高，接收端与发射端晶振微小的不匹配将引入较大的频率偏差，这会影响同步的性能，因此在设计帧同步时使用无数据辅助(粗同步)+数据辅助（精同步）的方案^[3]，同步结构算法框图如图2所示。

　　(1) 利用无数据辅助的方法，利用信标中两个相同重复的2 048点OFDM同步信号之间的相关性，以4 096点为窗长，窗内的前2 048点与后2 048点做相关运算，搜索峰值可以求出OFDM符号开始的位置，并且利用所求出的峰值可以求出小数倍载波间隔频率的频偏估计；
　　(2) 在时间域中完成小数倍频偏^[4]和整数倍频偏的估计并通过NCO进行补偿；
　　(3) 利用本地已知的2 048点同步信号，与接收到的数据在小范围(一个保护间隔长度)搜索滑窗求相关，用阈值方法找到多径的第一径，从而找到FFT窗的精确位置。
2 CMMB系统粗同步设计
2.1 常规滑窗相关硬件结构
　　在CMMB系统中，需要同步信号间卷积相关：

　　这样需要一块2 048×26(实部虚部各13位存储在同一地址中)的RAM存储接收到的信号，以延迟2 048后和新进入数据做相关运算；此外还需要一块2 048×40的RAM存储卷积后结果的实部和虚部以进行相关运算结果的累加运算，前2 048个相关运算结果存储在RAM中，第2 049个相关运算结果存储在第0地址前，先将和减去第0地址中原有的相关运算结果，再加上新的相关运算结果，并将新的相关运算结果存储在第0地址中^[5]，RAM的其他地址读写以此类推，即:

　　new即新进入的相关运算结果。
　　RTL设计完后采用0.13 μm SMIC库进行Design Compiler综合，工作时钟为80 MHz，综合结果如表1所示。

　　由表1中的结果可以看出,RAM读写功耗占整个粗同步模块的功耗的比例很大，因此需要用新的算法以减少粗同步模块RAM的大小，从而减小系统粗同步的功耗。
2.2 改进的粗同步硬件结构
　　参考文献[5]提出了设计一个低通滤波器代替图3中相关运算结果的累加运算部分，见图4所示。

　　该算法用一个乘法器代替了传统算法中的RAM，系数w经仿真选为1－2^-9。仿真以估计位置和理想位置的距离作为评价标准，即(delta=pos-pos_ideal)，系统仿真如图5所示，仿真环境：典型动态多径，0.001%载波频偏，150 Hz多普勒频移。

　　由图5可以看出，当信噪比下降到6 dB以下，即delta<0，粗同步位置进入symbol内，引起ISI干扰，会造成系统性能的恶化，因此同步失败；当信噪比大于6 dB时同步位置在CP内，虽然该算法与传统累加运算算法相比，误差比较大，但是完全可以容忍，不会造成系统恶化（最终误码率在10^－6以下）。RTL设计中，传统方法的2 048×40的RAM由两个20×10的乘法器替代，完成后RTL设计后采用0.13 μm SMIC库进行Design Compiler综合，工作时钟为80 MHz，综合结果如表2所示。对比表2和表1，可以得出结论：改进的算法硬件比传统的累加结构的硬件的功耗降低3.2 mW，这样可以降低系统在粗同步时所消耗的功耗，这对于面向手持设备的基带芯片而言是极其重要的。

3 CMMB系统整数倍频偏估计和精同步硬件设计
　　由于整数倍频偏估计和精同步都需要用到本地已知同步序列，因此将这两个算法放入同一硬件模块中，复用存储本地已知同步序列的ROM。
3.1 整数倍频偏估计
　　CMMB系统整数倍频偏估计在时域中完成，其算法主要应用同步序列：

　　但是在实际硬件设计中，需要计算e^-j2πmfk，可以说给硬件设计带来了很大的麻烦，尤其是K在0～2 048中变化，这样每完成一次m的计算，需要计算ee^-j2πmfk共2048次，需要耗费大量功耗与时间，本文设计该硬件模块时，将计算公式打开，首先假设m固定：

　　这样可以发现，式中惟一的指数为e^-j2πmfk，而不再随着k的变化而变化了，这就是该模块设计的核心思想。
　　从公式中可以得出所需要的硬件代价：
　　(1)RASP2048X26M16，RAM用来存储收到的同步信号的实部和虚部；
　　(2)DROM2048X24M8，ROM用来存储已知的同步序列实部和虚部；
　　(3)e^-j2πmfk值在该模块设计中采用查找表的方式，用ROM存储e^-j2πmfk(m=-max,…max),因为e^-j2πmfk的值比较小，所以需要较大位宽进行存储,实部和虚部分别用22 bit表示，本模块设计中max=5，因此需要DROM64X44M8(0.13 μm SMIC库ROM地址只能是2ⁿ，该DROM可以扩展存储到－32～32扫频范围);
　　(4)另外还需要开销乘法器：2个13×12的乘法器和2个22×22的乘法器分别计算实部和虚部。
硬件结构如图6所示。

　　插入两个寄存器，进行两级pipeline结构，即13×12乘法器和22×22乘法器流水运算，从而加快整数倍频偏估计的速度并且减小硬件功耗。
3.2 精同步硬件实现
　　精同步的算法即如何寻找多径的第一径。其算法是利用完成频偏补偿后的同步序列和已知同步序列相关求峰值的思想。
　　假设粗同步误差为2，即同步位置偏移实际位置两个子载波，仿真环境为典型动态多径信道，利用精同步算法可以得到图7所示的峰值。

　　可以清楚地看出多径间径的关系，本文算法和硬件实现时将搜索范围定为[-100,100]，在该范围内所有相关值求平均后，用64*mean作为阈值进行判断，可以找出位置2处的峰值，从而找到帧起始的精确位置。
在硬件设计上，该模块与整数倍频偏估计算法共用一个模块，该模块中有两块RAM：
　　(1)RASP2272X26:该RAM首先使用前2 048 X26存储粗同步和小数倍频偏补偿后的同步序列的实部和虚部，该序列与本地已知同步序列相关求出整数倍频偏估计；
　　完成整数倍频偏补偿后，将使用2 248 X26存储粗同步序列位置前后100子载波范围内的数据的实部和虚部，存储后该序列以2 048为窗与本地已知序列求相关运算。
　　(2)RASP224X24M16:该RAM用来存储精同步相关运算后的201个相关值的能量，用来求均值和判断精同步位置。
此外模块中还有两块ROM:
　　(1)DROM64X44M8:存储e^-j2πmfk，用来计算整数倍频偏估计，这在上一小节中有详细说明，该方法可以降低RASP2272X26的读写次数，提高整数倍频偏估计的速度。
　　(2)DROM2048X24M8: 存储本地已知同步序列。
　　此外乘法器也共用13×12乘法器和22×22乘法器。
　　完成RTL设计后采用0.13 μm SMIC库进行Design Compiler综合，工作时钟为80 MHz，综合结果如表3所示。
4 NCO硬件设计
　　NCO硬件为了补偿载波频偏给系统带来的恶化，该模块硬件主要由16级流水的cordic算法^[6]实现,综合结果见表4。

　　本文提出了适用于多径衰落信道、高载波频偏环境下的CMMB基带接收系统时间和载波频率同步方案，并在硬件实现中从算法优化、硬件构架设计两个方面进一步降低同步硬件功耗。

参考文献
[1] CMMB广播信道帧结构、信道编码和调制.
[2] ZHAO Xiang, LIM M S. A novel cyclic-shifted preamble scheme for symbol synchronization based on OFDM WLANs.ICACT,2006:919-922.
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[5] ZHENG Hua Rong,TANG Jue, SHEN Bo. Low-complexity
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[6] DAWID H, MEYR H. VLSI implementation of the cordic
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